JP2597703B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体基板上の段差部分の平坦化を実現
する半導体装置の製造方法に関するものである。
〔従来の技術〕
従来の技術として、第４図（ａ）〜（ｄ）に能動層を
エッチングして素子間分離を行っているMMIC（Monolith
ic Microwave IC）の製造プロセスの断面図を示す。図
において、１はGaAs基板、2a,2bはメサ（MESA）段差
部、３はフォトレジスト、５は能動層、6a〜6cはソース
電極、7a,7bはドレイン電極、８はフォトレジスト、９
はゲート電極、10はリセス開孔部である。
次にメサ型GaAs半導体装置の製造プロセスについて説
明する。
まず、第４図（ａ）に示すようにGaAs基板１上にエピ
タキシャル成長あるいはGaAs基板１中にイオン注入する
ことにより能動層５を形成し、素子を形成する部分にフ
ォトレジスト３をパターニングする。そして、第４図
（ｂ）に示すようにFET以外の不要領域をエッチングし
て素子間分離を行う。これに伴い、メサ段差部2a,2bが
形成される。
次いで、第４図（ｃ）に示すようにフォトレジスト３
を除去し、素子形成領域上にソース電極6a〜6c,ドレイ
ン電極7a,7bを形成し、オーミック電極を得る。そして
基板全面にフォトレジスト８を塗布する。
次に、ソース電極6a〜6cとドレイン電極7a,7bとのそ
れぞれの間に複数本のサブミクロンゲートを形成するた
めのレジストパターンを形成し、第４図（ｄ）に示すよ
うに酒石酸等によるウエットエッチングによりリセスエ
ッチングを施してリセス開孔部10を形成する。
次に、第４図（ｅ）に示すように基板全面にゲート金
属を蒸着し、リフトオフ法によりリセス開孔部10にゲー
ト電極９を形成する。
しかしながら、上記の製造方法では第４図（ｃ）に示
すように同一メサ上であっても段差の高低差が原因とな
ってフォトレジスト８の塗布膜厚が不均一となってしま
うという問題がある。ここで、同一の露光エネルギーで
レジストを照射して現像した場合、レジストの抜きパタ
ーンの開孔幅ｌとレジストの膜厚ｈには一般的に第５図
に示すような関係があり、レジストの開孔幅ｌはレジス
トの膜厚ｈに大きな影響を受け、レジストの膜厚ｌにば
らつきがあると露光，現像後に形成されたゲートのレジ
ストパターン寸法にもばらつきを生じる。そのためにリ
セスエッチング，ゲート金属蒸着，リフトオフで完成さ
れるリセス型ゲート電極９の実ゲート長が規格を満足で
きないようになり、再現性よく所望のFET特性が得られ
ないという問題点があった。
また、第６図（ａ）〜（ｇ）は特開昭58−53842号公
報に示された従来の半導体装置の製造方法を示す図であ
り、上記問題点に対処するために素子形成領域の平坦化
を図ったものを示している。図において、31はシリコン
基板、32,35,36,37はシリコン酸化膜、33はレジスト
膜、34はボロンのイオン注入層、38は表面凹部、39は平
坦化が可能な膜である。
次に製造方法について説明する。
まず、第６図（ａ）に示すようにシリコン基板31上に
熱酸化膜32を形成し、通常の写真食刻法により素子形成
領域をレジスト膜33で覆う。そしてレジスト膜をマスク
にして第６図（ｂ）に示すようにエッチングによりシリ
コン基板31をエッチングし、同様にレジスト33をマスク
にしてフィールド領域のシリコンにフィールド反転防止
のためのボロンの注入を行い注入層34を形成する。次に
第６図（ｃ）に示すように全面に350℃以下のプラズマC
VD法によりシリコン酸化膜35を堆積する。その後、第６
図（ｄ）に示すように段差側面部のシリコン酸化膜を選
択的に除去し、第６図（ｅ）に示すようにリフトオフに
よりレジスト33とその上に形成されたシリコン酸化膜36
を除去する。そして、第６図（ｆ）に示すように溝38a
をシリコン酸化膜37で均一に埋込み、このときに形成さ
れた溝38bをさらに埋込むために、表面を平坦化するこ
とが可能でかつ上記シリコン酸化膜37とはエッチング速
度が等しい膜39を形成する。その後、第６図（ｇ）に示
すように、平坦化が可能な膜39及びシリコン酸化膜37を
エッチングして素子形成領域のシリコンを露出させ、素
子形成領域の平坦化を図り、素子形成領域に所望の素子
を形成する。
このような製造方法によれば、素子形成領域の段差を
なくすことができるので、その後の工程で素子形成領域
に所望の素子を形成する際のリソグラフィーの精度を向
上させることができ、素子の寸法誤差を減少させること
ができる。
〔発明が解決しようとする課題〕
前述したように第４図に示す従来の半導体装置の製造
方法によれば、ゲート電極形成のためのレジストパター
ン８の寸法の均一性が悪くなり、その結果リセス型ゲー
トの実ゲート長にバラツキが生じ、再現性よく所望のゲ
ート長を形成することができないという問題点があっ
た。
また、この問題点を解決するために素子形成領域の平
坦化を図った第６図に示す従来の製造方法では、基板全
面にカバレッジの良い膜を形成するために、シリコン酸
化膜35を350℃以下の高温プラズマCVDで堆積する必要が
あり、このため、酸化膜35の下のレジスト33が熱変質し
てしまい、その結果リフトオフが極めて困難になるとい
う問題点があった。また、後のリフトオフ工程のために
は第６図（ｄ）の工程に示すように基板全面に形成した
シリコン酸化膜35を素子形成領域の側壁部分のみ除去し
なければならず、これに伴い溝38の平坦化等の工程が必
要となり、工程数が増加し、複雑になるという問題点も
あった。
この発明は上述した問題点を解消するためになされた
もので、工程数が大幅に簡略できるとともに再現性に優
れ、平坦化によりレジスト塗布膜厚の均一性を高めるこ
とができ、レジストパターン寸法精度を向上できる半導
体装置の製造方法を得ることを目的とする。
〔課題を解決するための手段〕
この発明に係る半導体装置の製造方法は、感光性樹脂
のパターンにより下地半導体基板をサイドエッチングし
て、該半導体基板の表面上に形成された段差部上に、該
段差部の両端よりも外側にその両端部を有する感光性樹
脂を形成する工程と、低温での電子サイクロトロン共鳴
（ECR）によるCVD法により全面に前記段差部の高さとほ
ぼ等しい高さに絶縁膜を堆積し、前記段差部で不連続と
なる絶縁膜を形成する工程と、リフトオフ法により前記
段差部上に残る絶縁膜と感光性樹脂を除去して前記段差
部を平坦化する工程とを含むことを特徴とするものであ
る。
また、この発明に係る半導体装置の製造方法は、感光
性樹脂を半導体基板主面へ選択的に形成する工程と、前
記感光性樹脂をマスクとして該半導体基板結晶を選択的
にサイドエッチングして掘り込み、該感光性樹脂の両端
よりも内側にその両端部を有するメサ段差部を形成する
工程と、前記感光性樹脂を残置させた状態で低温での電
子サイクロトロン共鳴（ECR）によるCVD法により基板全
面に前記メサ段差部の高さとほぼ等しい高さに絶縁膜を
堆積し、前記段差部で不連続となる絶縁膜を形成する工
程と、前記メサ段差部上に残る感光性樹脂ならびに被着
している絶縁膜をリフトオフ法により同時に除去し、前
記メサ段差部を平坦化する工程とを含むことを特徴とす
るものである。
また、この発明に係る半導体装置の製造方法は、多層
電極配線構造を有する半導体装置の製造方法において、
半導体基板上に第１のメタル及び第２のメタルを堆積
し、該第２のメタル上の所定の位置にオーバハング形状
の感光性樹脂を形成する工程と、前記感光性樹脂上部の
両端よりも内側にその両端部を有するよう前記第２のメ
タルをエッチングして、前記第１のメタル上に該第２の
メタルによる段差部を形成する工程と、低温での電子サ
イクロトロン共鳴（ECR）によるCVD法により基板全面に
前記段差部の高さとほぼ等しい高さに絶縁膜を堆積し、
前記段差部で不連続となる絶縁膜を形成する工程と、前
記段差部上に残る感光性樹脂ならびに被着している絶縁
膜をリフトオフ法により同時に除去し、前記段差部を平
坦化する工程と、基板全面に第２のメタルを堆積する工
程とを含むことを特徴とするものである。
また、この発明に係る半導体装置の製造方法は、半導
体基板上に形成された配線電極上の所定の位置にオーバ
ハング形状の感光性樹脂を形成する工程と、前記感光性
樹脂上部の両端よりも内側にその両端部を有するよう前
記配線電極をエッチングして、前記半導体基板上に該配
線電極による段差部を形成する工程と、低温での電子サ
イクロトロン共鳴（ECR）によるCVD法により基板全面に
前記段差部の高さとほぼ等しい高さに絶縁膜を堆積し、
前記段差部で不連続となる絶縁膜を形成する工程と、前
記段差部上に残る感光性樹脂ならびに被着している絶縁
膜をリフトオフ法により同時に除去し、前記配線電極に
よる段差部を平坦化する工程とを含むことを特徴とする
ものである。
〔作用〕
この発明においては、上述のような方法によりエッチ
ングにより形成されたメサ段差部，あるいは配線金属等
による段差部を平坦化するようにしたので、工程数の少
ない簡単な方法により段差部を平坦化することができ、
後の工程のパターンニング寸法の精度を向上できる。ま
た、絶縁膜の堆積に低温でのECR−CVD法を用いたので、
段差部で不連続となる絶縁膜を制御性良く形成できると
ともに感光性樹脂の熱変性を防止でき、リフトオフが容
易にでき、しかもリフトオフ後に、段差部に絶縁膜によ
る角状欠陥を発生することがない。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図（ａ）〜（ｇ）は本発明の一実施例による半導
体装置の製造方法として、能動層をエッチングして素子
間分離を行っているMMICの製造プロセスの各主要工程を
示している。図において、１はGaAs基板、2a,2bはメサ
段差部、３はフォトレジスト、4a,4b,4cは絶縁膜、５は
能動層、6a,6bはソース電極、7a,7bはドレイン電極、８
はフォトレジスト、９はゲート電極、10はリセス開孔部
である。また、Ａは絶縁膜4a,4bとフォトレジスト３と
の隙間である。
次に製造工程について説明する。
まず、第１図（ａ）に示すようにGaAs基板１上にエピ
タキシャル成長させるか、あるいは基板１内にイオン注
入することにより能動層５を形成し、基板全面にフォト
レジストを約１μｍ塗布し、パターニングにより素子形
成領域上にフォトレジスト３のパターンを形成する。
そして、第１図（ｂ）に示すようにこのパターン３を
マスクにして酒石酸等を用いたウェットエッチングによ
り能動層５及び基板１をエッチングし、そうすると、能
動層５及び基板１がサイドエッチングされて、所望のメ
サ段差部2a,2bを形成する。このメサ段差部2a,2bの形状
はエッチング液とレジスト３の付着力により変化する
が、一例としては、高さ１μｍでメサの角度θが35度の
ものが形成される。
次に、第１図（ｃ）に示すように低温（０℃〜150
℃、好ましくは室温）で行うことができるCVD法、例え
ばECRCVD法を用いて絶縁膜４を堆積する。ここで、代表
的には次のような絶縁膜４の堆積条件で行うとする。
ガス流量比；約SiH4:O2＝3:5 圧力；約１×10-3Torr マイクロ波パワー；約600W 上記の条件でメサ段差部2a,2bの高低差の厚さの分だ
け絶縁膜４をGaAs基板１全面に堆積すると、フォトレジ
スト３の下側にも絶縁膜4a,4bはまわり込むが、絶縁膜
４はフォトレジスト３を完全には覆わず、絶縁膜4a,4b
とフォトレジスト３との隙間Ａは制御性良く1000Å以下
となる。このため、フォトレジスト３と共に、絶縁膜4c
のリフトオフが可能である状態となり、この後の工程で
リフトオフを行うことによって第１図（ｄ）に示すよう
に、メサ段差部2a,2bの完全な平坦化ができる。
そして、第１図（ｅ）に示すように素子形成領域に層
厚がおよそ700Åのソース電極6a,6b及びドレイン電極７
を形成した後、基板全面にフォトレジストを約0.6μｍ
塗布し、ゲート電極形成のためのレジストパターンを形
成する。そして、フォトレジスト８を酒石酸等のウエッ
トエッチングによりエッチングし、第１図（ｆ）に示す
ようにリセスエッチングを施してリセス開孔部10を形成
する。
その後、ゲート金属を基板全面に蒸着してリフトオフ
することによりリセス開孔部10にゲート電極９を形成
し、所望のFETを完成する。
また、低温で絶縁膜を堆積するのは、ゲート金属の蒸
着時、フォトレジスト３が熱変質し、その結果、リフト
オフが不可能になるのを防止するためである。
以上のように本実施例によれば、メサ段差部を形成す
るために基板の所望の部分をエッチングし、そのエッチ
ング除去された部分に絶縁膜を堆積して平坦化するよう
にしたので、メサ段差部の段差がなくなり、後の工程の
素子形成のパターニングの寸法精度を大幅に向上でき
る。また、絶縁膜の堆積にECRCVD法を適用するようにし
たので、メサ段差部で不連続な絶縁膜を形成でき、後の
リフトオフ工程に容易に移行することができる。また、
ECRCVD法によれば低温での温度制御が簡単にでき、ゲー
ト金属の蒸着時にフォトレジスト３の熱変質を防止する
ことができ、その結果リフトオフが極めて容易にでき
る。
なお、上記実施例ではGaAz基板１について示したがこ
れは他の半導体基板でもよく、また、レジストは感光性
樹脂であればよく、例えばEB（Electron Beam）レジス
ト,FIB（Focused Ion Beam）レジスト,X線レジスト等の
他のレジスト、あるいは感光性ポリイミド等を用いても
よ。
また、上記実施例では素子分離等を目的としたメサの
平坦化の場合について示したが、上記実施例のメサ段差
部2a,2bは「溝」や「穴」や「段差のある絶縁膜」であ
ってもよく、配線金属による段差の平坦化，コンタクト
（ホール）金属による段差の平坦化等の他の構造でも適
用できる。
即ち、第２図（ａ）〜（ｅ）は本発明の第１の応用例
として、コンタクトホール部の電極の段差の平坦化を図
ることにより多層電極配線を形成する各工程の断面図で
あり、図において、11は基板、12は下層メタルである第
１のメタル、13a,13a′,13bは上層メタルである第２の
メタル、14はフォトレジスト、15a,15b,15cは絶縁膜で
ある。
次に製造方法について説明する。
まず、第２図（ａ）に示すように基板11上に第１のメ
タル12及び第２のメタル13aを順に堆積し、所望の位置
にオーバハング形状のフォトレジスト14をパターン形成
する。
次に第２図（ｂ）に示すようにフォトレジスト14をマ
スクとしてエッチングにより第２のメタル13aをエッチ
ングする。
そして、第２図（ｃ）に示すように低温（０℃〜150
℃，好ましくは室温）でのCVD法、例えばECRCVD法を用
いて絶縁膜15を堆積する。ここで、第２のメタル13a′
の厚みの分とほぼ等しい高さに絶縁膜を堆積すると、絶
縁膜はフォトレジスト14を完全には覆わず、第１のメタ
ル上の絶縁膜15a,15bと、フォトレジスト14上のメタル1
5cに分離される。
次に第２図（ｄ）に示すようにリフトオフ法により第
２のメタル13a′上のフォトレジスト14及びその上の絶
縁膜15cを除去し、絶縁膜15a,15bにより第２のメタル13
a′を平坦化させる。
その後、第２図（ｅ）に示すように、基板全面に第２
のメタル13bを堆積し、２層配線構造を完成する。
ここで、従来の一般的な多層配線の形成方法は、第７
図（ａ）〜（ｃ）に示すように、基板11上に下層配線の
第１のメタル12及び絶縁膜15を形成した後にレジストパ
ターン16を形成し、該レジストパターン16をマスクとし
て絶縁膜15をエッチングし、レジスト16を除去した後、
基板全面に上層配線の第２のメタルを堆積して２層電極
配線構造を形成していた。しかしながら、このような方
法では、開孔部における第２のメタル13による電極配線
のカバレッジが悪くて断線し易く、またカバレッジをよ
くするためには開孔部を大きく形成しなければならず、
また、多層配線の平坦性が悪くなってしまうという問題
点があった。しかるに、これに対し、本実施例の製造方
法では、始めにコンタクトホール部に第２のメタルによ
る電極を形成して絶縁膜によりこれを平坦化した後、第
２のメタルを全面に堆積して２層電極配線を形成してい
るので、多層配線を平坦に形成できるとともに、断線な
どの心配がない高精度のものを制御性，及び再現性よく
製造することができる。また、第３図（ａ）〜（ｄ）は
本発明の第２の応用例として、電極配線形成後の平坦化
を示したものであり、図において、21は基板、22,22′
はメタル、23はフォトレジスト、24a,24b,24cは絶縁膜
である。
次に製造方法について説明する。
まず、第３図（ａ）に示すように基板21の全面にRIE
ができるメタル、例えばAl等の金属を堆積し、所望の部
分にオーバハング形状のレジスト23を形成する。
そして第３図（ｂ）に示すように該レジスト23をマス
クとして低温（０℃〜150℃，好ましくは室温）でのCVD
法、例えばECRCVD法を用いて絶縁膜24をメタル22′の厚
みとほぼ等しい高さに堆積し、メタル22′上と基板21上
とに分離して形成された絶縁膜24c,24a,24bを形成す
る。
そして、第３図（ｄ）に示すように、リフトオフ法に
よりメタル22′上のフォトレジスト23及び絶縁膜24cを
除去して絶縁膜24a,24bにより電極メタル22′の平坦化
を図る。
なお、上記第１及び第２の応用例においても上記実施
例と同様に、フォトレジストはEB（Electron Beam）レ
ジスト,FIB（Focused Ion Beam）レジスト,X線レジス
ト，あるいは感光性ポリイミド等の他のレジストを用い
てもよい。
また、上記実施例，及び第1,第２の応用例では低温
（０℃〜150℃）で絶縁膜を堆積するとしたが、絶縁膜
の堆積時にレジストが熱変形しても、その結果、リフト
オフが不可能にならなければ、前記温度領域の範囲を拡
大するようにしてもよい。
〔発明の効果〕
以上のようにこの発明に係る半導体装置の製造方法に
よれば、その後の工程の素子形成において、レジスト塗
布膜厚の均一性を高めることができるとともにレジスト
パターン寸法精度を向上でき、再現性よく所望の素子を
形成することができ、また、絶縁膜の堆積には低温での
ECR−CVD法を用いたので、段差部で不連続な絶縁膜を形
成でき、その後のリフトオフ工程に容易に移行すること
ができ、しかも絶縁膜の堆積時におけるレジストの熱変
性も防止できるので、リフトオフが容易にでき、再現性
よく工程数の少ない簡単な工程で段差部の平坦化を実現
でき、加えてリフトオフ後に、段差部に絶縁膜による角
状欠陥を発生することなく段差部の平坦化を実現できる
効果がある。
【図面の簡単な説明】
第１図（ａ）〜（ｇ）は本発明の一実施例による半導体
装置の製造方法を示す各工程の断面図、第２図（ａ）〜
（ｅ）は本発明の一実施例による半導体装置の製造方法
の第１の応用例を示す各主要工程の断面図、第３図
（ａ）〜（ｄ）は本発明の一実施例による半導体装置の
製造方法の第２の応用例を示す各主要工程の断面図、第
４図（ａ）〜（ｅ）は従来の半導体装置の製造方法を示
す各主要工程の断面図、第５図はレジストの開孔幅ｌと
レジストの膜厚ｈとの関係を示す図、第６図（ａ）〜
（ｇ）は従来の他の例による半導体装置の製造方法を示
す各主要工程の断面図、第７図（ａ）〜（ｃ）は第３図
の従来例による半導体装置の製造方法を示す各主要工程
の断面図である。 図において、１はGaAs基板、２はメサ段差部、3,14,23
はフォトレジスト、4,15,24は絶縁膜、５は能動層、６
はソース電極、７はドレイン電極、８はレジスト、９は
ゲート電極、10はリセス開孔部、11,21は基板、12は第
１のメタル、13は第２のメタル、22はメタル、31はシリ
コン基板、32,35,36,37はシリコン酸化膜、33はレジス
ト膜、34はボロンのイオン注入層、38は表面凹部、39は
平坦化が可能な膜である。 なお図中同一符号は同一又は相当部分を示す。

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】感光性樹脂のパターンにより下地半導体基
    板をサイドエッチングして、該半導体基板の表面上に形
    成された段差部上に、該段差部の両端よりも外側にその
    両端部を有する感光性樹脂を形成する工程と、 低温での電子サイクロトロン共鳴（ECR）によるCVD（Ch
    emical Vapor Deposition）法により全面に前記段差部
    の高さとほぼ等しい高さに絶縁膜を堆積し、前記段差部
    で不連続となる絶縁膜を形成する工程と、 リフトオフ法により前記段差部上に残る絶縁膜と感光性
    樹脂を除去して前記段差部を平坦化する工程とを含むこ
    とを特徴とする半導体装置の製造方法。
  2. 【請求項２】感光性樹脂を半導体基板主面へ選択的に形
    成する工程と、 前記感光性樹脂をマスクとして該半導体基板結晶を選択
    的にサイドエッチングして掘り込み、該感光性樹脂の両
    端よりも内側にその両端部を有するメサ段差部を形成す
    る工程と、 前記感光性樹脂を残置させた状態で低温での電子サイク
    ロトロン共鳴（ECR）によるCVD法により基板全面に前記
    メサ段差部の高さとほぼ等しい高さに絶縁膜を堆積し、
    前記段差部で不連続となる絶縁膜を形成する工程と、 前記メサ段差部上に残る感光性樹脂ならびに被着してい
    る絶縁膜をリフトオフ法により同時に除去し、前記メサ
    段差部を平坦化する工程とを含むことを特徴とする半導
    体装置の製造方法。
  3. 【請求項３】多層電極配線構造を有する半導体装置の製
    造方法において、 半導体基板上に第１のメタル及び第２のメタルを堆積
    し、該第２のメタル上の所定の位置にオーバハング形状
    の感光性樹脂を形成する工程と、 前記感光性樹脂上部の両端よりも内側にその両端部を有
    するよう前記第２のメタルをエッチングして、前記第１
    のメタル上に該第２のメタルによる段差部を形成する工
    程と、 低温での電子サイクロトロン共鳴（ECR）によるCVD法に
    より基板全面に前記段差部の高さとほぼ等しい高さに絶
    縁膜を堆積し、前記段差部で不連続となる絶縁膜を形成
    する工程と、 前記段差部上に残る感光性樹脂ならびに被着している絶
    縁膜をリフトオフ法により同時に除去し、前記段差部を
    平坦化する工程と、 基板全面に第２のメタルを堆積する工程とを含むことを
    特徴とする半導体装置の製造方法。
  4. 【請求項４】半導体基板上に形成された配線電極上の所
    定の位置にオーバハング形状の感光性樹脂を形成する工
    程と、 前記感光性樹脂上部の両端よりも内側にその両端部を有
    するよう前記配線電極をエッチングして、前記半導体基
    板上に該配線電極による段差部を形成する工程と、 低温での電子サイクロトロン共鳴（ECR）によるCVD法に
    より基板全面に前記段差部の高さとほぼ等しい高さに絶
    縁膜を堆積し、前記段差部で不連続となる絶縁膜を形成
    する工程と、 前記段差部上に残る感光性樹脂ならびに被着している絶
    縁膜をリフトオフ法により同時に除去し、前記配線電極
    による段差部を平坦化する工程とを含むことを特徴とす
    る半導体装置の製造方法。
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