JPS6154641A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6154641A JPS6154641A JP17658884A JP17658884A JPS6154641A JP S6154641 A JPS6154641 A JP S6154641A JP 17658884 A JP17658884 A JP 17658884A JP 17658884 A JP17658884 A JP 17658884A JP S6154641 A JPS6154641 A JP S6154641A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係り、特に半導体基
板上の各素子間を電気的に絶縁分離するために、フィー
ルド領域に絶縁膜を埋め込む半導体装置の製造方法に関
するものである。
板上の各素子間を電気的に絶縁分離するために、フィー
ルド領域に絶縁膜を埋め込む半導体装置の製造方法に関
するものである。
シリコン半導体基□板によって製造される半導体装置、
特にＭＯ８型半導体装置においては、従来、素子分離法
の１つとしてフィールド領域のシリコン基板を一部エッ
チングして溝部を形成し、この溝部にＣＶ避術を用いて
フィールド酸化膜を埋め込む方法が用いられている。こ
の素子分離法は、素子分離後の基板表面が略平坦になり
、しかも素子分離領域の寸法が精度良く形成される溝の
寸法で決定されるため、高集積化された半導体装置を製
造する上で非常に有益的な技術である。
特にＭＯ８型半導体装置においては、従来、素子分離法
の１つとしてフィールド領域のシリコン基板を一部エッ
チングして溝部を形成し、この溝部にＣＶ避術を用いて
フィールド酸化膜を埋め込む方法が用いられている。こ
の素子分離法は、素子分離後の基板表面が略平坦になり
、しかも素子分離領域の寸法が精度良く形成される溝の
寸法で決定されるため、高集積化された半導体装置を製
造する上で非常に有益的な技術である。
従来の素子分離法を第５図（ａ）〜（ｅ）を参照して簡
単に説明する。まず第５図（ａ）に示す如く比抵抗５〜
５０〔０ｍ 〕程度のＰ型（１００）シリコン基板１１
を用意し、この基板１１の表子形成領域上にマスク材１
２を形成する。次いで、同図（ｂ）に示す如くマスク材
１２をマスクとしてシリコン基板１１をエツチングし、
例えば深さ０．６μｍ程度の溝部１３を形成すると同時
に、基板１１に対してテーバー角が５０°前後の溝部の
側面１４を形成する。その後、同図（Ｃ）に示す如くシ
リコン基板１１表面および側面１４に基板１１と同導伝
型の不純物１５をイオン注入する。続いて、同図（ｄ）
に示す如く溝部１３に絶縁膜１６を埋め込み、その表面
を平坦化する。さらに、同図（ｅ）に示す如くゲート酸
化膜１７およびゲート電極１８を形成し、これ以後は周
知の方法で、例えばＭＯＳ）ランジスタが作成されるこ
とになる。
単に説明する。まず第５図（ａ）に示す如く比抵抗５〜
５０〔０ｍ 〕程度のＰ型（１００）シリコン基板１１
を用意し、この基板１１の表子形成領域上にマスク材１
２を形成する。次いで、同図（ｂ）に示す如くマスク材
１２をマスクとしてシリコン基板１１をエツチングし、
例えば深さ０．６μｍ程度の溝部１３を形成すると同時
に、基板１１に対してテーバー角が５０°前後の溝部の
側面１４を形成する。その後、同図（Ｃ）に示す如くシ
リコン基板１１表面および側面１４に基板１１と同導伝
型の不純物１５をイオン注入する。続いて、同図（ｄ）
に示す如く溝部１３に絶縁膜１６を埋め込み、その表面
を平坦化する。さらに、同図（ｅ）に示す如くゲート酸
化膜１７およびゲート電極１８を形成し、これ以後は周
知の方法で、例えばＭＯＳ）ランジスタが作成されるこ
とになる。
しかしながら、この種の従来方法にあっては次のような
問題があった。すなわち、前記ゲート電極１８に電圧を
加えた場合、第５図（ｅ）に示すコーナ一部１９に電界
集中が起り、この部分の反転が容易となり寄生チャネル
が発生し易くなる。つま、す、ゲート電圧の印加によシ
、コーナ一部１９には、ＭＯＳ）ランジスタの本来の閾
値電圧よシ低いゲート電圧で寄生チャネルが形成されて
しまう。
問題があった。すなわち、前記ゲート電極１８に電圧を
加えた場合、第５図（ｅ）に示すコーナ一部１９に電界
集中が起り、この部分の反転が容易となり寄生チャネル
が発生し易くなる。つま、す、ゲート電圧の印加によシ
、コーナ一部１９には、ＭＯＳ）ランジスタの本来の閾
値電圧よシ低いゲート電圧で寄生チャネルが形成されて
しまう。
このような寄生チャネルの発生は、ＯＦＦ状態でのリー
ク電流の原因となシ、素子特性を劣化させる大きな要因
となる。
ク電流の原因となシ、素子特性を劣化させる大きな要因
となる。
本発明の目的は、寄生チャネルの発生を防止することが
でき、素子特性の向上をはかり得る半導体装置の製造法
を提供することにある。
でき、素子特性の向上をはかり得る半導体装置の製造法
を提供することにある。
本発明の骨子は、半導体基板の素子分離領域およびその
周辺部に基板と同導伝型の不純物をイオン注入し、前述
したコーナ一部における寄生チャネル発生を防止するこ
とにある。
周辺部に基板と同導伝型の不純物をイオン注入し、前述
したコーナ一部における寄生チャネル発生を防止するこ
とにある。
すなわち本発明は、素子分離領域に絶縁膜を埋め込む素
子分離法を利用して半導体装置を製造するに際し、半導
体基板の素子形成領域上に周辺部に向って膜厚を薄くし
たマスク材を形成したのち、このマスク材を用い上記半
導体基板の素子分離領域をエツチングして溝部を形成し
、次いで前記マスク材を用い上記素子形成領域表面の一
部および素子分離領域に前記半導体基板と同導伝型の不
純物をイオン注入し、次いで前記溝部に絶縁膜を埋め込
み、しかるのち前記素子形成領域上に所望の素子を形成
するようにした方法である。
子分離法を利用して半導体装置を製造するに際し、半導
体基板の素子形成領域上に周辺部に向って膜厚を薄くし
たマスク材を形成したのち、このマスク材を用い上記半
導体基板の素子分離領域をエツチングして溝部を形成し
、次いで前記マスク材を用い上記素子形成領域表面の一
部および素子分離領域に前記半導体基板と同導伝型の不
純物をイオン注入し、次いで前記溝部に絶縁膜を埋め込
み、しかるのち前記素子形成領域上に所望の素子を形成
するようにした方法である。
本発明によれば、前述した周辺部の膜厚の薄いマスクを
通して、素子形成領域のコーナ一部にも反転防止用の不
純物をイオン注入することができるので、コーナ一部に
おける寄生チャネル発生を防止することができる。この
ため、ＯＦＦ状態でのリーク電流を力＜シ素子特性の大
幅な向上をはかり得る。
通して、素子形成領域のコーナ一部にも反転防止用の不
純物をイオン注入することができるので、コーナ一部に
おける寄生チャネル発生を防止することができる。この
ため、ＯＦＦ状態でのリーク電流を力＜シ素子特性の大
幅な向上をはかり得る。
第１図（ａ）〜げ）は本発明の一実施例に係わるＭＯＳ
トランジスタ製造工程を示す断面図である。まず、第１
図（ａ）に示す如く比抵抗５〜５０〔０ｍ 〕のＰ型（
１００）シリコン基板（半導体基板）２１を用意し、こ
の基板２１上に酸化膜２２約４０００Ａ程度を形成した
後、レジスト膜２３を形成する。次いで、同図（ｂ）に
示す如く上記レジスト膜２３をマスクとして、酸化膜２
２を等方エツチングして周辺部の膜厚の薄いマスクを形
成する。続いて、同図（Ｃ）に示す如くレジスト膜２３
を剥離した後、酸化膜２２をマスクとしてシリコン基板
２１を深さ０．６〔μｍ〕程度エツチングし、素子分離
領域に溝部２４および基板に対するテーパ角５０°程度
の溝部の側面２５を形成する。次いで、同図（ｄ）に示
す如く周辺部の膜厚の薄い酸化膜２２をマスク材として
、基板２１に該基板２１と同導電型の不純物２６をイオ
ン注入する。このとき、コーナ一部２７では酸化膜２２
の膜厚が薄いため、不純物２６が酸化膜２２を透過して
イオン注入される。次に、同図（ｅ）に示す如く溝部２
４に、例えばＣＶＤ−８ｉ０２膜２８を埋め込み前記酸
化膜２２′ｆｆ：除去し基板表面を平坦化する。続いて
、同図げ）に示す如くゲート酸化膜２９およびゲート電
極３０を形成する。
トランジスタ製造工程を示す断面図である。まず、第１
図（ａ）に示す如く比抵抗５〜５０〔０ｍ 〕のＰ型（
１００）シリコン基板（半導体基板）２１を用意し、こ
の基板２１上に酸化膜２２約４０００Ａ程度を形成した
後、レジスト膜２３を形成する。次いで、同図（ｂ）に
示す如く上記レジスト膜２３をマスクとして、酸化膜２
２を等方エツチングして周辺部の膜厚の薄いマスクを形
成する。続いて、同図（Ｃ）に示す如くレジスト膜２３
を剥離した後、酸化膜２２をマスクとしてシリコン基板
２１を深さ０．６〔μｍ〕程度エツチングし、素子分離
領域に溝部２４および基板に対するテーパ角５０°程度
の溝部の側面２５を形成する。次いで、同図（ｄ）に示
す如く周辺部の膜厚の薄い酸化膜２２をマスク材として
、基板２１に該基板２１と同導電型の不純物２６をイオ
ン注入する。このとき、コーナ一部２７では酸化膜２２
の膜厚が薄いため、不純物２６が酸化膜２２を透過して
イオン注入される。次に、同図（ｅ）に示す如く溝部２
４に、例えばＣＶＤ−８ｉ０２膜２８を埋め込み前記酸
化膜２２′ｆｆ：除去し基板表面を平坦化する。続いて
、同図げ）に示す如くゲート酸化膜２９およびゲート電
極３０を形成する。
次にゲート電極３０をマスクとしてイオン注入を行ない
ｎ型のソース、ドレイン拡散層（図示せず）を形成する
ことによｆｉ ＭＯＳ ）ランジスタが完成する。
ｎ型のソース、ドレイン拡散層（図示せず）を形成する
ことによｆｉ ＭＯＳ ）ランジスタが完成する。
かくして本実施例によれば、基板エツチング兼イオン注
入用のマスク材である酸化膜２２０周辺部の膜厚を薄く
することにより、１回のイオン注入で素子分離領域の溝
部２４と溝部の側面２５および溝コーナ一部２７に同時
に不純物の注入が可能であシ、寄生チャネルの発生を防
止することが可能となる。
入用のマスク材である酸化膜２２０周辺部の膜厚を薄く
することにより、１回のイオン注入で素子分離領域の溝
部２４と溝部の側面２５および溝コーナ一部２７に同時
に不純物の注入が可能であシ、寄生チャネルの発生を防
止することが可能となる。
なお、本発明は上述した実施例のみに限定されるもので
はない。実施例では第１図（ｂ）に示す如くレジスト膜
２３を用いて酸化膜２２を等方エツチングしたが、第２
図（ａ）に示す如くレジスト膜２３を形成後、２００℃
程度に加熱してレジストを軟化させ、周辺部の膜厚の薄
いレジスト膜３３を形成し、次いでレジスト３３と酸化
膜３２をケ１は同じエツチング速度でエツチングする条
件で異方性エツチングし、レジスト膜３３と同じ形状の
酸化膜マスク３２を形成してもよい。
はない。実施例では第１図（ｂ）に示す如くレジスト膜
２３を用いて酸化膜２２を等方エツチングしたが、第２
図（ａ）に示す如くレジスト膜２３を形成後、２００℃
程度に加熱してレジストを軟化させ、周辺部の膜厚の薄
いレジスト膜３３を形成し、次いでレジスト３３と酸化
膜３２をケ１は同じエツチング速度でエツチングする条
件で異方性エツチングし、レジスト膜３３と同じ形状の
酸化膜マスク３２を形成してもよい。
第１図および第２図に示した実施例では、半導体基板を
エツチングする際のマスク材として第２のマスク（酸化
膜）を用いているが、例えばＨＩＥ技術を用いてＣＦ、
等のガスで基板をエツチングすると、マスク自体もエツ
チングされ膜厚が薄くなったシ、あるいはマスクの周辺
が後退し、半導体基板を精確な寸法にエツチングできな
い可能性が考えられる。これを防ぐには、第１の毎スフ
（レジスト）をマスク材として半導体基板をエツチング
すればよい。すなわち、第１図（ｂ）までは全く同じ方
法で行なうが、このあとレジスト２３を除去せずにＲＩ
Ｅで半導体基板２１をエツチングすればよい。こうすれ
ば、レジストの下の酸化膜２２はレジストによって保護
されるため、 Ｒ，ＩＥによってエツチングされること
はない。従って基板エツチングが終了した後にレジスト
を除去すれば、第１図（Ｃ）と全く同じ形状が得られる
。このあとは第１図（ｄ）以降と全く同じ方法を用いれ
ばよい。なお、ＲＩＥによるエツチング速度が基板に比
べて十分に゛遅い材料を第２のマスクに使用すれば、上
記のような方法を用いる必要のないことは勿論である。
エツチングする際のマスク材として第２のマスク（酸化
膜）を用いているが、例えばＨＩＥ技術を用いてＣＦ、
等のガスで基板をエツチングすると、マスク自体もエツ
チングされ膜厚が薄くなったシ、あるいはマスクの周辺
が後退し、半導体基板を精確な寸法にエツチングできな
い可能性が考えられる。これを防ぐには、第１の毎スフ
（レジスト）をマスク材として半導体基板をエツチング
すればよい。すなわち、第１図（ｂ）までは全く同じ方
法で行なうが、このあとレジスト２３を除去せずにＲＩ
Ｅで半導体基板２１をエツチングすればよい。こうすれ
ば、レジストの下の酸化膜２２はレジストによって保護
されるため、 Ｒ，ＩＥによってエツチングされること
はない。従って基板エツチングが終了した後にレジスト
を除去すれば、第１図（Ｃ）と全く同じ形状が得られる
。このあとは第１図（ｄ）以降と全く同じ方法を用いれ
ばよい。なお、ＲＩＥによるエツチング速度が基板に比
べて十分に゛遅い材料を第２のマスクに使用すれば、上
記のような方法を用いる必要のないことは勿論である。
また、第２のマスク材としては酸化膜以外に１リンをイ
オン注入したＰｏ１ｙ−８ｉ膜を用いた場合のマスク形
成法の実施例を第３図に示した。まず、第３図（ａ）に
示すごとく、比抵抗５−５０［Ω−譚〕程度のＰ型（ｉ
ｏｏ）シリコン基板４１を用意し、この基板上ＫＰｏ１
ｙ−８ｉ膜約４０００＾程度を形成する。
オン注入したＰｏ１ｙ−８ｉ膜を用いた場合のマスク形
成法の実施例を第３図に示した。まず、第３図（ａ）に
示すごとく、比抵抗５−５０［Ω−譚〕程度のＰ型（ｉ
ｏｏ）シリコン基板４１を用意し、この基板上ＫＰｏ１
ｙ−８ｉ膜約４０００＾程度を形成する。
次に第３図（ｂ）に示す如（、Ｐｏ１ｙ−８ｉ膜４２Ｋ
例えばりｙ（Ｐ＋）４３を加速電圧約５ＱｋｅＶ程度で
ＤＯ８Ｅ量が約１ｘ１ｏ （ｍ ）程度になるよう
にイオン注入する。この時、 Ｐｏ１ｙ−８ｉ膜中のリ
ン濃度は１表面から離れるにつれて低くなっている。続
いて第３図（Ｃ）に示す如く、リンをイオン注入したｐ
ｏｌｙ−８ｉ膜４２上にレジスト膜４４を形成する。次
いて第３図（ｄ）に示す如く、レジストマスク４４をマ
スク材としてｐｏｌｙ−８ｉ膜４２をＣＤＥ技術を用い
て等方的にエツチングする。この時、 Ｐｏ１ｙ−８ｉ
膜４２は不純物濃度が高い程エツチング速度が早くなる
ため１表面近くではエツチングが早く進む。七のため、
リンをイオン注入し々い場合のＰｏ１ｙ−８ｉ膜よシも
角度の小さなテーパー角を持ったテーパ一部４５が得ら
れるため、Ｐｏ１ｙ−８ｉ膜４２の周辺部４６の膜厚も
薄くなシ、その後のフィールド反転防止用の不純物をイ
オン注入する時に１周辺部４６で不純物が通過し易くな
る。
例えばりｙ（Ｐ＋）４３を加速電圧約５ＱｋｅＶ程度で
ＤＯ８Ｅ量が約１ｘ１ｏ （ｍ ）程度になるよう
にイオン注入する。この時、 Ｐｏ１ｙ−８ｉ膜中のリ
ン濃度は１表面から離れるにつれて低くなっている。続
いて第３図（Ｃ）に示す如く、リンをイオン注入したｐ
ｏｌｙ−８ｉ膜４２上にレジスト膜４４を形成する。次
いて第３図（ｄ）に示す如く、レジストマスク４４をマ
スク材としてｐｏｌｙ−８ｉ膜４２をＣＤＥ技術を用い
て等方的にエツチングする。この時、 Ｐｏ１ｙ−８ｉ
膜４２は不純物濃度が高い程エツチング速度が早くなる
ため１表面近くではエツチングが早く進む。七のため、
リンをイオン注入し々い場合のＰｏ１ｙ−８ｉ膜よシも
角度の小さなテーパー角を持ったテーパ一部４５が得ら
れるため、Ｐｏ１ｙ−８ｉ膜４２の周辺部４６の膜厚も
薄くなシ、その後のフィールド反転防止用の不純物をイ
オン注入する時に１周辺部４６で不純物が通過し易くな
る。
第３図（ｄ）以降の工程は第１図（ｂ）以降と全く同じ
工程となるので説明を省略する。
工程となるので説明を省略する。
次に本発明は素子領域の周辺部のみにイオン注入するに
とどまらず、マスクの膜厚と注入イオンの加速電圧を適
当に選んで、素子領域全面にもイオン注入し、ＭＯＳ）
ランジスタのチャネルイオン注入とフィールドイオン注
入を同時に行うことができる。その実施例を第４図に示
す。第４図（ａ）に示す如くＰ型Ｓｉ基板５１表面に熱
酸化膜５２を約３０００λ形成し、その上にレジストマ
スク５３を形成する。次いで第４図（ｂ）に示す如く、
熱酸化膜５２を等方エツチングし、周辺にテーパー角を
つけた酸化膜マスク５２１を形成し、次に第４図（Ｃ）
に示す如く酸化膜５２’をマスクにして８ｉ基板５１を
約０．６μｍ程度エツチングし、溝部２４およびテーパ
ー角５０°程度の溝部の側面５５を形成する。次に第４
図（ｄ）に示す如く、１Ｂイオン５６を加速電圧９Ｑｋ
ｅｖ程度でイオン注入すると、Ｓｉ基板の溝部とテーパ
ー側面および素子領域表面の周辺部５７に１１１３＋が
フィールドイオン注入される。これと同時に周辺部を除
いた素子領域表面５８にも１°Ｂ＋の一部が酸化膜マス
ク５２’を透過してイオン注入される。加速電圧とＤＯ
８Ｅ量を適当に選ぶととくよ多素子領域表面５８の°°
Ｂ＋の濃度をコントロールすることができる。次に第４
図（ｅ）に示すように、Ｓｉ基板溝部ＩＣＣＶ Ｄ −
８ｉ ０２５９を埋め込み１次いで平坦化を行う。次に
第４図（ｆ）に示すように、ゲート酸化膜５１０を形成
し、ゲート電極５１１を形成することでＭＯＳ）ランジ
スタが完成する。このようにして形成されたＭＯＳ ）
ランジスタは、あらかじめ素子領域表面に所望の１Ｂ＋
がイオン注入されているため、チャネルの閾値電圧がコ
ントロールされている。以上のように、本発明を実施す
ることで、一度のイオン注入でフィールドイオン注入と
閾値電圧コントロールのためのチャネルイオン注入を同
時に行うことができる。
とどまらず、マスクの膜厚と注入イオンの加速電圧を適
当に選んで、素子領域全面にもイオン注入し、ＭＯＳ）
ランジスタのチャネルイオン注入とフィールドイオン注
入を同時に行うことができる。その実施例を第４図に示
す。第４図（ａ）に示す如くＰ型Ｓｉ基板５１表面に熱
酸化膜５２を約３０００λ形成し、その上にレジストマ
スク５３を形成する。次いで第４図（ｂ）に示す如く、
熱酸化膜５２を等方エツチングし、周辺にテーパー角を
つけた酸化膜マスク５２１を形成し、次に第４図（Ｃ）
に示す如く酸化膜５２’をマスクにして８ｉ基板５１を
約０．６μｍ程度エツチングし、溝部２４およびテーパ
ー角５０°程度の溝部の側面５５を形成する。次に第４
図（ｄ）に示す如く、１Ｂイオン５６を加速電圧９Ｑｋ
ｅｖ程度でイオン注入すると、Ｓｉ基板の溝部とテーパ
ー側面および素子領域表面の周辺部５７に１１１３＋が
フィールドイオン注入される。これと同時に周辺部を除
いた素子領域表面５８にも１°Ｂ＋の一部が酸化膜マス
ク５２’を透過してイオン注入される。加速電圧とＤＯ
８Ｅ量を適当に選ぶととくよ多素子領域表面５８の°°
Ｂ＋の濃度をコントロールすることができる。次に第４
図（ｅ）に示すように、Ｓｉ基板溝部ＩＣＣＶ Ｄ −
８ｉ ０２５９を埋め込み１次いで平坦化を行う。次に
第４図（ｆ）に示すように、ゲート酸化膜５１０を形成
し、ゲート電極５１１を形成することでＭＯＳ）ランジ
スタが完成する。このようにして形成されたＭＯＳ ）
ランジスタは、あらかじめ素子領域表面に所望の１Ｂ＋
がイオン注入されているため、チャネルの閾値電圧がコ
ントロールされている。以上のように、本発明を実施す
ることで、一度のイオン注入でフィールドイオン注入と
閾値電圧コントロールのためのチャネルイオン注入を同
時に行うことができる。
同、本発明はＮチャネルＭＯＳ）ランジスタに限らず、
主旨を逸脱しない限シ各種の半導体装置に適用すること
ができる。
主旨を逸脱しない限シ各種の半導体装置に適用すること
ができる。
第１図（ａ）〜げ）は本発明の一実施例に係わるＭＯＳ
トランジスタ製造工程を示す断面図、第２図（ａ）。 （ｂ）、第３図（ａ）〜（ｄ）および第４図（ａ）〜（
ｆ）は本発明の他の実施例に係わる工程断面図、第５図
（ａ）〜（ｅ）は従来法の工程断面図である。 代理人 弁理士 則 近 憲 佑（ほか１名）（−Ｕ （３−ＬＬ −一 ＼−日
〕 へ −〇 烟 ν 第 ４ 図 第 ５ 図
トランジスタ製造工程を示す断面図、第２図（ａ）。 （ｂ）、第３図（ａ）〜（ｄ）および第４図（ａ）〜（
ｆ）は本発明の他の実施例に係わる工程断面図、第５図
（ａ）〜（ｅ）は従来法の工程断面図である。 代理人 弁理士 則 近 憲 佑（ほか１名）（−Ｕ （３−ＬＬ −一 ＼−日
〕 へ −〇 烟 ν 第 ４ 図 第 ５ 図
Claims (1)
- 半導体基板の素子形成領域上に、周辺部に向って膜厚を
薄くしたマスク材を形成する工程と、上記マスク材を用
いて上記半導体基板の素子分離領域をエッチングして溝
部を形成する工程と、次いで前記マスク材を用いて前記
素子領域表面の少なくとも一部及び素子分離領域に前記
半導体基板と同導電型の不純物をイオン注入する工程と
、次いで前記溝部に絶縁膜を埋め込む工程と、しかるの
ち前記素子形成領域に所望の素子を形成する工程とを具
備したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17658884A JPS6154641A (ja) | 1984-08-27 | 1984-08-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17658884A JPS6154641A (ja) | 1984-08-27 | 1984-08-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6154641A true JPS6154641A (ja) | 1986-03-18 |
Family
ID=16016185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17658884A Pending JPS6154641A (ja) | 1984-08-27 | 1984-08-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154641A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2643745A1 (fr) * | 1989-02-27 | 1990-08-31 | Mitsubishi Electric Corp | Procede d'aplanissement d'une marche sur un substrat semi-conducteur |
| US5202286A (en) * | 1989-02-27 | 1993-04-13 | Mitsubishi Denki Kabushiki Kaisha | Method of forming three-dimensional features on substrates with adjacent insulating films |
| GB2322004A (en) * | 1997-02-04 | 1998-08-12 | Nec Corp | A semiconductor device and method of manufacture thereof |
| JP2013207174A (ja) * | 2012-03-29 | 2013-10-07 | Lapis Semiconductor Co Ltd | 半導体装置の製造方法 |
-
1984
- 1984-08-27 JP JP17658884A patent/JPS6154641A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2643745A1 (fr) * | 1989-02-27 | 1990-08-31 | Mitsubishi Electric Corp | Procede d'aplanissement d'une marche sur un substrat semi-conducteur |
| US5202286A (en) * | 1989-02-27 | 1993-04-13 | Mitsubishi Denki Kabushiki Kaisha | Method of forming three-dimensional features on substrates with adjacent insulating films |
| GB2322004A (en) * | 1997-02-04 | 1998-08-12 | Nec Corp | A semiconductor device and method of manufacture thereof |
| US6144047A (en) * | 1997-02-04 | 2000-11-07 | Nec Corporation | Semiconductor device having impurity concentrations for preventing a parasitic channel |
| GB2322004B (en) * | 1997-02-04 | 2001-10-10 | Nec Corp | Semiconductor device and method of manufacture thereof |
| US6376331B1 (en) | 1997-02-04 | 2002-04-23 | Nec Corporation | Method for manufacturing a semiconductor device |
| JP2013207174A (ja) * | 2012-03-29 | 2013-10-07 | Lapis Semiconductor Co Ltd | 半導体装置の製造方法 |
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