JPH0856024A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPH0856024A JPH0856024A JP6206132A JP20613294A JPH0856024A JP H0856024 A JPH0856024 A JP H0856024A JP 6206132 A JP6206132 A JP 6206132A JP 20613294 A JP20613294 A JP 20613294A JP H0856024 A JPH0856024 A JP H0856024A
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Abstract
(57)【要約】
【目的】 バイアススパッタ平坦化法で重要な問題であ
る絶縁体膜厚の下地電極幅依存性を解消し、いかなる幅
の突起部分であってもバイアススパッタで実用的に平坦
化することを可能にし、集積回路の多層配線化および素
子の微細化を推進し、信頼性に優れた超高集積回路の製
造方法を提供する。 【構成】 基板１１上に下部電極１２、障壁層１３およ
び上部電極１４から構成されるジョセフソン接合が形成
されている場合、下部電極１２、障壁層１３、上部電極
１４を合わせたジョセフソン接合の高さ以上の絶縁膜１
５を成膜し、その後、下部電極１２よりもひとまわり小
さい開口部１７を持つフォトレジストパターン１６を形
成する。続いて、このフォトレジストパターン１６をマ
スクとして、絶縁膜１５を下部電極１２の厚さと同じだ
けエッチングし、フォトレジスト１６を除去した後に、
バイアススパッタを行い、層間絶縁膜１５をエッチング
して生じた段差および上部電極１４により生じた段差を
平坦化する。
る絶縁体膜厚の下地電極幅依存性を解消し、いかなる幅
の突起部分であってもバイアススパッタで実用的に平坦
化することを可能にし、集積回路の多層配線化および素
子の微細化を推進し、信頼性に優れた超高集積回路の製
造方法を提供する。 【構成】 基板１１上に下部電極１２、障壁層１３およ
び上部電極１４から構成されるジョセフソン接合が形成
されている場合、下部電極１２、障壁層１３、上部電極
１４を合わせたジョセフソン接合の高さ以上の絶縁膜１
５を成膜し、その後、下部電極１２よりもひとまわり小
さい開口部１７を持つフォトレジストパターン１６を形
成する。続いて、このフォトレジストパターン１６をマ
スクとして、絶縁膜１５を下部電極１２の厚さと同じだ
けエッチングし、フォトレジスト１６を除去した後に、
バイアススパッタを行い、層間絶縁膜１５をエッチング
して生じた段差および上部電極１４により生じた段差を
平坦化する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路の製造方法に
関し、特に、微細なトンネル型ジョセフソン接合の製造
に適した集積回路の製造方法に関する。
関し、特に、微細なトンネル型ジョセフソン接合の製造
に適した集積回路の製造方法に関する。
【０００２】
【従来の技術】バイアススパッタ法による平坦化法を用
いた素子の製造方法の従来例は、例えば、特開平４−９
４１７７号公報などに述べられている。典型的な従来例
を図３（ａ）〜（ｃ）を用いて説明する。図３（ａ）に
示すように、基板３１上に、幅Ｗ、厚さｔの電極３２を
形成する。次に、この基板上にバイアススパッタ法で絶
縁膜３３を成膜する。図３（ｂ）は、この成膜過程の途
中を抜き出して示したものである。このバイアススパッ
タによる絶縁膜３３の成膜を、J. Vac. Sci. Technol.
誌、第１５巻、第３号、１１０５〜１１１２頁でC. Y.
Tingらが述べているような平坦化条件で行うとすると、
平坦化に必要な絶縁膜の厚さｄは下記の式（１）で表さ
れる。
いた素子の製造方法の従来例は、例えば、特開平４−９
４１７７号公報などに述べられている。典型的な従来例
を図３（ａ）〜（ｃ）を用いて説明する。図３（ａ）に
示すように、基板３１上に、幅Ｗ、厚さｔの電極３２を
形成する。次に、この基板上にバイアススパッタ法で絶
縁膜３３を成膜する。図３（ｂ）は、この成膜過程の途
中を抜き出して示したものである。このバイアススパッ
タによる絶縁膜３３の成膜を、J. Vac. Sci. Technol.
誌、第１５巻、第３号、１１０５〜１１１２頁でC. Y.
Tingらが述べているような平坦化条件で行うとすると、
平坦化に必要な絶縁膜の厚さｄは下記の式（１）で表さ
れる。
【０００３】
【数１】ｄ＝（Ｗ／２）ｔａｎα＋ｔ … （１）
【０００４】ここで、αはバイアススパッタ時に段差部
に形成される傾斜面の角度である。この（１）式で表さ
れるｄの厚さの絶縁膜３３を成膜すると、図３（ｃ）で
示したように電極の平坦化が完了する。バイアススパッ
タによる平坦化法では、（１）式に示されているよう
に、平坦化に必要な絶縁膜３３の厚さは、平坦化すべき
電極幅に依存する。
に形成される傾斜面の角度である。この（１）式で表さ
れるｄの厚さの絶縁膜３３を成膜すると、図３（ｃ）で
示したように電極の平坦化が完了する。バイアススパッ
タによる平坦化法では、（１）式に示されているよう
に、平坦化に必要な絶縁膜３３の厚さは、平坦化すべき
電極幅に依存する。
【０００５】
【発明が解決しようとする課題】従来例による絶縁膜厚
さｄを見積もってみると、通常層間絶縁膜として多用さ
れるＳｉＯ2のバイアススパッタでは、傾斜角αは約４
０度である。例えば、幅２μｍ、高さ３００ｎｍの電極
の平坦化には、（１）式から１１３９ｎｍ厚の絶縁膜が
必要であることがわかる。また、幅１０μｍ、高さ３０
０ｎｍの電極の平坦化には４４９５ｎｍ厚の絶縁膜の成
膜が必要であり、電極幅が大きくなるほど非常に厚い層
間絶縁膜の成膜が必要となり、非現実的である。
さｄを見積もってみると、通常層間絶縁膜として多用さ
れるＳｉＯ2のバイアススパッタでは、傾斜角αは約４
０度である。例えば、幅２μｍ、高さ３００ｎｍの電極
の平坦化には、（１）式から１１３９ｎｍ厚の絶縁膜が
必要であることがわかる。また、幅１０μｍ、高さ３０
０ｎｍの電極の平坦化には４４９５ｎｍ厚の絶縁膜の成
膜が必要であり、電極幅が大きくなるほど非常に厚い層
間絶縁膜の成膜が必要となり、非現実的である。
【０００６】本発明は、バイアススパッタ平坦化法にお
ける下地段差幅依存性の影響を低減し、特にジョセフソ
ン接合の下部電極に代表されるような幅広の電極などの
段差に対して平坦な絶縁層を容易に形成し、信頼性の高
い集積回路を製造する方法を提供することを目的とす
る。
ける下地段差幅依存性の影響を低減し、特にジョセフソ
ン接合の下部電極に代表されるような幅広の電極などの
段差に対して平坦な絶縁層を容易に形成し、信頼性の高
い集積回路を製造する方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明は、基板上に電極
および配線を形成する工程と、前記電極および配線によ
り生じる段差と少なくとも同じ厚みの絶縁膜を成膜する
工程と、前記電極および配線よりもひとまわり小さい開
口部を持つフォトレジストパターンを形成し、前記絶縁
膜を前記電極の厚みと同じ厚みだけエッチングする工程
と、前記絶縁膜をエッチングした後の表面段差をバイア
ススパッタ法により平坦化する工程とを含むことを特徴
とする集積回路の製造方法である。本発明においては、
電極および配線が超伝導材料で形成されていることを好
適とし、集積回路は、上部電極、下部電極およびその間
のトンネル障壁層からなるジョセフソン接合であること
を好適とする。
および配線を形成する工程と、前記電極および配線によ
り生じる段差と少なくとも同じ厚みの絶縁膜を成膜する
工程と、前記電極および配線よりもひとまわり小さい開
口部を持つフォトレジストパターンを形成し、前記絶縁
膜を前記電極の厚みと同じ厚みだけエッチングする工程
と、前記絶縁膜をエッチングした後の表面段差をバイア
ススパッタ法により平坦化する工程とを含むことを特徴
とする集積回路の製造方法である。本発明においては、
電極および配線が超伝導材料で形成されていることを好
適とし、集積回路は、上部電極、下部電極およびその間
のトンネル障壁層からなるジョセフソン接合であること
を好適とする。
【０００８】
【作用】本発明によれば、電極を層間絶縁膜に埋め込
み、電極により生じた段差の平坦化が従来よりも薄い層
間絶縁膜厚で可能である。したがって、上部に設ける配
線の段切れを防止することが可能であり、集積回路の信
頼性を向上させ、素子の多層配線化、高集積化が実現で
きる。また、本発明によれば、超伝導体からなる電極お
よび配線を層間絶縁膜に埋め込み、電極および配線によ
り生じた段差の平坦化が可能である。したがって、上部
に設ける配線の段切れを防止することが可能であり、超
伝導集積回路の信頼性を向上させ、素子の多層配線化、
高集積化が実現できる。さらに、層間絶縁膜を可能な限
り薄くできるので、超伝導素子で問題となる配線のイン
ダクタンスを低減させることができ、超伝導素子の高速
化を実現できる。
み、電極により生じた段差の平坦化が従来よりも薄い層
間絶縁膜厚で可能である。したがって、上部に設ける配
線の段切れを防止することが可能であり、集積回路の信
頼性を向上させ、素子の多層配線化、高集積化が実現で
きる。また、本発明によれば、超伝導体からなる電極お
よび配線を層間絶縁膜に埋め込み、電極および配線によ
り生じた段差の平坦化が可能である。したがって、上部
に設ける配線の段切れを防止することが可能であり、超
伝導集積回路の信頼性を向上させ、素子の多層配線化、
高集積化が実現できる。さらに、層間絶縁膜を可能な限
り薄くできるので、超伝導素子で問題となる配線のイン
ダクタンスを低減させることができ、超伝導素子の高速
化を実現できる。
【０００９】本発明をトンネル型ジョセフソン接合に用
いた場合には、さらに効果的である。本発明では、ジョ
セフソン素子上に平坦な面を持つ層間絶縁膜を形成でき
るので、層間絶縁膜をエッチバックする、あるいは上部
電極より大きなコンタクトホールを形成するなどの工程
により、容易に接合上部電極と上部配線とのコンタクト
を得ることができる。したがって、従来のように高い位
置合わせ精度で上部電極より小さいコンタクトホールを
設ける必要がなく、素子の微細化に対する信頼性が非常
に高い。さらに、下地の段差が平坦化されているので、
上部に設ける配線の段切れを防止することが可能であ
り、集積回路の信頼性を向上させ、素子の多層配線化、
高集積化が実現できる。また、層間絶縁膜を可能な限り
薄くできるので、ジョセフソン素子の高速動作を妨げる
問題となる配線のインダクタンスを低減させることがで
き、素子の高速化を実現できる。
いた場合には、さらに効果的である。本発明では、ジョ
セフソン素子上に平坦な面を持つ層間絶縁膜を形成でき
るので、層間絶縁膜をエッチバックする、あるいは上部
電極より大きなコンタクトホールを形成するなどの工程
により、容易に接合上部電極と上部配線とのコンタクト
を得ることができる。したがって、従来のように高い位
置合わせ精度で上部電極より小さいコンタクトホールを
設ける必要がなく、素子の微細化に対する信頼性が非常
に高い。さらに、下地の段差が平坦化されているので、
上部に設ける配線の段切れを防止することが可能であ
り、集積回路の信頼性を向上させ、素子の多層配線化、
高集積化が実現できる。また、層間絶縁膜を可能な限り
薄くできるので、ジョセフソン素子の高速動作を妨げる
問題となる配線のインダクタンスを低減させることがで
き、素子の高速化を実現できる。
【００１０】
【実施例】次に、本発明の実施例について、図面を参照
して詳細に説明する。 実施例１ 図２は本発明の第１の実施例を説明するための集積回路
の製造工程断面図である。図２（ａ）に示すように、基
板２１上に幅１０μｍ、高さ５００ｎｍの電極２２を形
成する。次に図２（ｂ）に示すように、電極２２の高さ
５００ｎｍ以上の絶縁膜２３を成膜する。この絶縁膜２
３の成膜には、気相成長（ＣＶＤ）法を用いてもよい
し、スパッタ法を用いてもよい。ここでは、例えばバイ
アススパッタ法を用いて、６００ｎｍのＳｉＯ2を堆積
させた。この時のバイアススパッタ条件は、基板バイア
スを印加しない通常のスパッタリングに対し、７〜８割
程度の成膜速度が得られるような基板バイアス、すなわ
ち図５のＶ１で示される基板バイアスを印加して成膜を
行った。このバイアススパッタ条件では、非常に段差被
覆性に優れた絶縁膜を成膜することができる。また、こ
のとき段差部分において形成される傾斜面の角度は約４
０度である。絶縁膜２３の成膜後、図２（ｃ）に示すよ
うに、前記の電極２２よりも両側で１μｍづつ小さい開
口部２５を持つフォトレジストパターン２４を形成す
る。続いて、図２（ｄ）のように、フォトレジストパタ
ーン２４をマスクとして、絶縁膜２３を電極２２の厚さ
と同じ５００ｎｍだけエッチングする。フォトレジスト
２４を除去した後に、バイアススパッタを行い、層間絶
縁膜２３をエッチングして生じた段差を平坦化する。こ
の工程でのバイアススパッタ条件は、平坦面での成膜速
度が０となるような基板バイアス、すなわち図５のＶ２
で示される基板バイアスを印加した。このバイアススパ
ッタ条件では、平坦面の高さは変化せず傾斜面が選択的
にエッチングされ、図６に示すように６０分間のバイア
ススパッタを行うことで幅４μｍ以下の突起部分を実用
的に平坦化できる。したがって、必要最小限の絶縁膜の
膜厚で図２（ｅ）のように平坦化された素子が得られ
る。
して詳細に説明する。 実施例１ 図２は本発明の第１の実施例を説明するための集積回路
の製造工程断面図である。図２（ａ）に示すように、基
板２１上に幅１０μｍ、高さ５００ｎｍの電極２２を形
成する。次に図２（ｂ）に示すように、電極２２の高さ
５００ｎｍ以上の絶縁膜２３を成膜する。この絶縁膜２
３の成膜には、気相成長（ＣＶＤ）法を用いてもよい
し、スパッタ法を用いてもよい。ここでは、例えばバイ
アススパッタ法を用いて、６００ｎｍのＳｉＯ2を堆積
させた。この時のバイアススパッタ条件は、基板バイア
スを印加しない通常のスパッタリングに対し、７〜８割
程度の成膜速度が得られるような基板バイアス、すなわ
ち図５のＶ１で示される基板バイアスを印加して成膜を
行った。このバイアススパッタ条件では、非常に段差被
覆性に優れた絶縁膜を成膜することができる。また、こ
のとき段差部分において形成される傾斜面の角度は約４
０度である。絶縁膜２３の成膜後、図２（ｃ）に示すよ
うに、前記の電極２２よりも両側で１μｍづつ小さい開
口部２５を持つフォトレジストパターン２４を形成す
る。続いて、図２（ｄ）のように、フォトレジストパタ
ーン２４をマスクとして、絶縁膜２３を電極２２の厚さ
と同じ５００ｎｍだけエッチングする。フォトレジスト
２４を除去した後に、バイアススパッタを行い、層間絶
縁膜２３をエッチングして生じた段差を平坦化する。こ
の工程でのバイアススパッタ条件は、平坦面での成膜速
度が０となるような基板バイアス、すなわち図５のＶ２
で示される基板バイアスを印加した。このバイアススパ
ッタ条件では、平坦面の高さは変化せず傾斜面が選択的
にエッチングされ、図６に示すように６０分間のバイア
ススパッタを行うことで幅４μｍ以下の突起部分を実用
的に平坦化できる。したがって、必要最小限の絶縁膜の
膜厚で図２（ｅ）のように平坦化された素子が得られ
る。
【００１１】本実施例において、最後のバイアススパッ
タによる平坦化の工程では、図５のＶ２で示される基板
バイアスを印加した。絶縁膜の厚さが問題にならない場
合には、図５のＶ１で示される基板バイアスで平坦化を
行ってもかまわない。基板バイアスＶ１で平坦化する際
に必要な絶縁膜の厚さは（１）式で表され、本実施例で
は幅１μｍ、高さ５００ｎｍの段差を平坦化することに
なるため、さらに９２０ｎｍの絶縁膜を基板バイアスＶ
１でバイアススパッタ法で成膜し、素子の平坦化を行
う。
タによる平坦化の工程では、図５のＶ２で示される基板
バイアスを印加した。絶縁膜の厚さが問題にならない場
合には、図５のＶ１で示される基板バイアスで平坦化を
行ってもかまわない。基板バイアスＶ１で平坦化する際
に必要な絶縁膜の厚さは（１）式で表され、本実施例で
は幅１μｍ、高さ５００ｎｍの段差を平坦化することに
なるため、さらに９２０ｎｍの絶縁膜を基板バイアスＶ
１でバイアススパッタ法で成膜し、素子の平坦化を行
う。
【００１２】フォトレジストパターン２４の開口部２５
の大きさは、使用する露光機の目合わせ精度で決定され
る。本実施例では、目合わせ精度０．５μｍと安全マー
ジン０．５μｍを想定して電極２２に対して片側で１μ
ｍづつ縮小した開口部２５を設けた。露光機の目合わせ
精度の許す限りフォトレジストパターン２４の開口部２
５の大きさを電極２２の大きさに近づけて、最終的にバ
イアススパッタで平坦化される段差幅を小さくすればす
るほど平坦化に有利であることは言うまでもない。
の大きさは、使用する露光機の目合わせ精度で決定され
る。本実施例では、目合わせ精度０．５μｍと安全マー
ジン０．５μｍを想定して電極２２に対して片側で１μ
ｍづつ縮小した開口部２５を設けた。露光機の目合わせ
精度の許す限りフォトレジストパターン２４の開口部２
５の大きさを電極２２の大きさに近づけて、最終的にバ
イアススパッタで平坦化される段差幅を小さくすればす
るほど平坦化に有利であることは言うまでもない。
【００１３】さらに、図６から明らかなように、平坦化
されるべき電極２２の幅が２μｍ未満である場合には、
フォトレジストパターン２４に開口部２５を設ける必要
はない。電極２２の幅が２μｍ以上４μｍ未満である場
合にはフォトレジストパターン２４に開口部２５を設け
ずとも実用上充分な平坦化が行えるが、可能な限り開口
部２５を設けた方が、より平坦な層間絶縁膜が得られ
る。本発明は、幅が３μｍ以上の突起部分の平坦化に対
して非常に有効である。尚、この第１の実施例におい
て、電極２２を構成する物質として超伝導体材料を用い
る場合にも、上記と同様の工程で超伝導集積回路が製造
される。
されるべき電極２２の幅が２μｍ未満である場合には、
フォトレジストパターン２４に開口部２５を設ける必要
はない。電極２２の幅が２μｍ以上４μｍ未満である場
合にはフォトレジストパターン２４に開口部２５を設け
ずとも実用上充分な平坦化が行えるが、可能な限り開口
部２５を設けた方が、より平坦な層間絶縁膜が得られ
る。本発明は、幅が３μｍ以上の突起部分の平坦化に対
して非常に有効である。尚、この第１の実施例におい
て、電極２２を構成する物質として超伝導体材料を用い
る場合にも、上記と同様の工程で超伝導集積回路が製造
される。
【００１４】実施例２ 図１は本発明の第２の実施例を説明するためのトンネル
型ジョセフソン接合の製造における集積回路の製造工程
断面図である。本発明は、トンネル型ジョセフソン接合
のように階段状に複数の段差が生じる集積回路の製造に
も適している。図１（ａ）に示すように、基板１１上に
ジョセフソン接合を形成する。この接合の下部電極１２
の幅は１０μｍ、高さは３００ｎｍ、障壁層１３の幅は
３μｍ、高さは９ｎｍ、上部電極１４の幅は２μｍ、高
さは２００ｎｍとする。次に図１（ｂ）に示すように、
下部電極１２、障壁層１３、上部電極１４を合わせたジ
ョセフソン接合の高さ５０９ｎｍ以上の厚みをもつ絶縁
膜１５を成膜する。この絶縁膜１５の成膜には、気相成
長（ＣＶＤ）法を用いてもよいし、スパッタ法を用いて
もよい。ここでは、例えばバイアススパッタ法を用い
て、６００ｎｍのＳｉＯ2を堆積させた。この時のバイ
アススパッタ条件は、基板バイアスを印加しない通常の
スパッタリングに対し７〜８割程度の成膜速度が得られ
るような基板バイアス、すなわち図５のＶ１で示される
基板バイアスを印加して成膜を行った。このバイアスス
パッタ条件では、非常に段差被覆性に優れた絶縁膜を成
膜することができる。また、このとき段差部において形
成される傾斜面の角度は約４０度である。絶縁膜１５の
成膜後、図１（ｃ）に示すような下部電極１２よりも両
側で１μｍづつ小さい開口部１７を持つフォトレジスト
パターン１６を形成する。続いて、図１（ｄ）のよう
に、フォトレジストパターン１６をマスクとして、絶縁
膜１５を下部電極１２の厚さと同じ３００ｎｍだけエッ
チングする。フォトレジスト１６を除去した後に、バイ
アススパッタを行い、層間絶縁膜１５をエッチングして
生じた段差および上部電極１４により生じた段差を平坦
化する。この工程でのバイアススパッタ条件は、平坦面
での成膜速度が０となるような基板バイアス、すなわち
図５のＶ２で示される基板バイアスを印加した。このバ
イアススパッタ条件では、平坦面の高さは変化せず傾斜
面が選択的にエッチングされ、図６に示すように、６０
分間のバイアススパッタを行うことで幅４μｍ以下の突
起部分を実用的に平坦化できる。したがって、絶縁膜１
５のエッチングにより下部電極１２の両端に形成された
段差および幅４μｍ以下の上部電極１４により生じた段
差は容易に平坦化される。その結果、必要最小限の膜厚
の絶縁膜で図１（ｅ）のように平坦化されたジョセフソ
ン接合が得られる。
型ジョセフソン接合の製造における集積回路の製造工程
断面図である。本発明は、トンネル型ジョセフソン接合
のように階段状に複数の段差が生じる集積回路の製造に
も適している。図１（ａ）に示すように、基板１１上に
ジョセフソン接合を形成する。この接合の下部電極１２
の幅は１０μｍ、高さは３００ｎｍ、障壁層１３の幅は
３μｍ、高さは９ｎｍ、上部電極１４の幅は２μｍ、高
さは２００ｎｍとする。次に図１（ｂ）に示すように、
下部電極１２、障壁層１３、上部電極１４を合わせたジ
ョセフソン接合の高さ５０９ｎｍ以上の厚みをもつ絶縁
膜１５を成膜する。この絶縁膜１５の成膜には、気相成
長（ＣＶＤ）法を用いてもよいし、スパッタ法を用いて
もよい。ここでは、例えばバイアススパッタ法を用い
て、６００ｎｍのＳｉＯ2を堆積させた。この時のバイ
アススパッタ条件は、基板バイアスを印加しない通常の
スパッタリングに対し７〜８割程度の成膜速度が得られ
るような基板バイアス、すなわち図５のＶ１で示される
基板バイアスを印加して成膜を行った。このバイアスス
パッタ条件では、非常に段差被覆性に優れた絶縁膜を成
膜することができる。また、このとき段差部において形
成される傾斜面の角度は約４０度である。絶縁膜１５の
成膜後、図１（ｃ）に示すような下部電極１２よりも両
側で１μｍづつ小さい開口部１７を持つフォトレジスト
パターン１６を形成する。続いて、図１（ｄ）のよう
に、フォトレジストパターン１６をマスクとして、絶縁
膜１５を下部電極１２の厚さと同じ３００ｎｍだけエッ
チングする。フォトレジスト１６を除去した後に、バイ
アススパッタを行い、層間絶縁膜１５をエッチングして
生じた段差および上部電極１４により生じた段差を平坦
化する。この工程でのバイアススパッタ条件は、平坦面
での成膜速度が０となるような基板バイアス、すなわち
図５のＶ２で示される基板バイアスを印加した。このバ
イアススパッタ条件では、平坦面の高さは変化せず傾斜
面が選択的にエッチングされ、図６に示すように、６０
分間のバイアススパッタを行うことで幅４μｍ以下の突
起部分を実用的に平坦化できる。したがって、絶縁膜１
５のエッチングにより下部電極１２の両端に形成された
段差および幅４μｍ以下の上部電極１４により生じた段
差は容易に平坦化される。その結果、必要最小限の膜厚
の絶縁膜で図１（ｅ）のように平坦化されたジョセフソ
ン接合が得られる。
【００１５】本実施例において、最後のバイアススパッ
タによる平坦化の工程では、図５のＶ２で示される基板
バイアスを印加した。絶縁膜の厚さが問題にならない場
合には、図５のＶ１で示される基板バイアスで平坦化を
行ってもかまわない。
タによる平坦化の工程では、図５のＶ２で示される基板
バイアスを印加した。絶縁膜の厚さが問題にならない場
合には、図５のＶ１で示される基板バイアスで平坦化を
行ってもかまわない。
【００１６】フォトレジストパターン１６の開口部１７
の大きさは、使用する露光機の目合わせ精度で決定され
る。本実施例では、目合わせ精度０．５μｍと安全マー
ジン０．５μｍを想定して下部電極１２に対して片側で
１μｍづつ縮小した開口部１７を設けた。露光機の目合
わせ精度の許す限りフォトレジストパターン１６の開口
部１７の大きさを下部電極１２の大きさに近づけて、最
終的にバイアススパッタで平坦化される段差幅を小さく
すればするほど平坦化に有利であることは言うまでもな
い。
の大きさは、使用する露光機の目合わせ精度で決定され
る。本実施例では、目合わせ精度０．５μｍと安全マー
ジン０．５μｍを想定して下部電極１２に対して片側で
１μｍづつ縮小した開口部１７を設けた。露光機の目合
わせ精度の許す限りフォトレジストパターン１６の開口
部１７の大きさを下部電極１２の大きさに近づけて、最
終的にバイアススパッタで平坦化される段差幅を小さく
すればするほど平坦化に有利であることは言うまでもな
い。
【００１７】ジョセフソン接合を用いた集積回路では、
上部電極１４の幅は通常４μｍ以下である。したがっ
て、図６から明らかなように、上部電極１４は容易に平
坦化される。幅４μｍ以上の上部電極が必要である場合
には、図１（ｃ）で示した工程の後に、図４で示したよ
うに、上部電極１４に対してもひとまわり小さい開口部
１９を持つフォトレジストパターン１８を形成し、層間
絶縁膜１５を上部電極１４と障壁層１３を合わせた高さ
と同じ膜厚をエッチングした後に、バイアススパッタ平
坦化を行うことで対応できる。
上部電極１４の幅は通常４μｍ以下である。したがっ
て、図６から明らかなように、上部電極１４は容易に平
坦化される。幅４μｍ以上の上部電極が必要である場合
には、図１（ｃ）で示した工程の後に、図４で示したよ
うに、上部電極１４に対してもひとまわり小さい開口部
１９を持つフォトレジストパターン１８を形成し、層間
絶縁膜１５を上部電極１４と障壁層１３を合わせた高さ
と同じ膜厚をエッチングした後に、バイアススパッタ平
坦化を行うことで対応できる。
【００１８】さらに、図６から明らかなように、平坦化
されるべき下部電極１２の幅が２μｍ未満である場合に
は、フォトレジストパターン１６に開口部１７を設ける
必要はない。下部電極１２の幅が２μｍ以上４μｍ未満
である場合にはフォトレジストパターン１６に開口部１
７を設けずとも実用上充分な平坦化が行えるが、可能な
限り開口部１７を設けた方が、より平坦な層間絶縁膜が
得られる。本発明は、幅が３μｍ以上の突起部分の平坦
化に対して非常に有効である。
されるべき下部電極１２の幅が２μｍ未満である場合に
は、フォトレジストパターン１６に開口部１７を設ける
必要はない。下部電極１２の幅が２μｍ以上４μｍ未満
である場合にはフォトレジストパターン１６に開口部１
７を設けずとも実用上充分な平坦化が行えるが、可能な
限り開口部１７を設けた方が、より平坦な層間絶縁膜が
得られる。本発明は、幅が３μｍ以上の突起部分の平坦
化に対して非常に有効である。
【００１９】
【発明の効果】以上説明したように、本発明の集積回路
の製造方法によれば、非常に幅の広い電極に対してもバ
イアススパッタ法で平坦化を行うことが可能である。こ
の時必要とされる層間絶縁膜の厚さは、電気絶縁上必要
最小限の膜厚であり、通常のバイアススパッタ平坦化に
見られるような著しい段差幅依存性は生じない。したが
って、上部に設ける配線の段切れを防止することが可能
であり、集積回路の信頼性を向上させ、素子の多層配線
化、高集積化が実現できる。さらに、本発明の集積回路
の製造方法によれば、非常に幅の広い超伝導電極に対し
てもバイアススパッタ法で平坦化を行うことが可能であ
る。したがって、上部に設ける配線の段切れを防止する
ことが可能であり、集積回路の信頼性を向上させ、超伝
導素子の多層配線化、高集積化が実現できる。また、層
間絶縁膜を可能な限り薄くできるので、超伝導素子で問
題となる配線のインダクタンスを低減させることがで
き、素子の高速化を実現できる。また、本発明の製造方
法によれば、非常に幅の広い下部電極をもち、階段状の
段差を有するトンネル型ジョセフソン素子に対しても、
バイアススパッタ法で平坦化を行うことが可能である。
この時必要とされる層間絶縁膜の厚さは、電気絶縁上必
要最小限の膜厚であり、通常のバイアススパッタ平坦化
に見られるような著しい下部電極幅依存性は生じない。
また、非常に幅の広い上部電極を有するトンネル型ジョ
セフソン素子に対しても、本発明の工程の一部分を追加
することで、バイアススパッタ法で平坦化を行うことが
可能であり、素子設計上の自由度の高い平坦化方法を提
供できた。その結果、ジョセフソン素子上に平坦な面を
持つ層間絶縁膜を形成できるので、層間絶縁膜をエッチ
バックする、あるいは上部電極より大きなコンタクトホ
ールを形成して、容易に接合上部電極と上部配線とのコ
ンタクトを得ることが可能である。したがって、従来の
ように高い位置合わせ精度で上部電極より小さいコンタ
クトホールを設ける必要がなく、素子の微細化に対する
信頼性が非常に高い。さらに、下地の段差が平坦化され
ているので、上部に設ける配線の段切れを防止すること
が可能であり、集積回路の信頼性を向上させ、素子の多
層配線化、高集積化が実現できる。また、層間絶縁膜を
可能な限り薄くできるので、ジョセフソン素子の高速動
作を妨げる問題となる配線のインダクタンスを低減させ
ることができ、素子の高速化を実現できる。
の製造方法によれば、非常に幅の広い電極に対してもバ
イアススパッタ法で平坦化を行うことが可能である。こ
の時必要とされる層間絶縁膜の厚さは、電気絶縁上必要
最小限の膜厚であり、通常のバイアススパッタ平坦化に
見られるような著しい段差幅依存性は生じない。したが
って、上部に設ける配線の段切れを防止することが可能
であり、集積回路の信頼性を向上させ、素子の多層配線
化、高集積化が実現できる。さらに、本発明の集積回路
の製造方法によれば、非常に幅の広い超伝導電極に対し
てもバイアススパッタ法で平坦化を行うことが可能であ
る。したがって、上部に設ける配線の段切れを防止する
ことが可能であり、集積回路の信頼性を向上させ、超伝
導素子の多層配線化、高集積化が実現できる。また、層
間絶縁膜を可能な限り薄くできるので、超伝導素子で問
題となる配線のインダクタンスを低減させることがで
き、素子の高速化を実現できる。また、本発明の製造方
法によれば、非常に幅の広い下部電極をもち、階段状の
段差を有するトンネル型ジョセフソン素子に対しても、
バイアススパッタ法で平坦化を行うことが可能である。
この時必要とされる層間絶縁膜の厚さは、電気絶縁上必
要最小限の膜厚であり、通常のバイアススパッタ平坦化
に見られるような著しい下部電極幅依存性は生じない。
また、非常に幅の広い上部電極を有するトンネル型ジョ
セフソン素子に対しても、本発明の工程の一部分を追加
することで、バイアススパッタ法で平坦化を行うことが
可能であり、素子設計上の自由度の高い平坦化方法を提
供できた。その結果、ジョセフソン素子上に平坦な面を
持つ層間絶縁膜を形成できるので、層間絶縁膜をエッチ
バックする、あるいは上部電極より大きなコンタクトホ
ールを形成して、容易に接合上部電極と上部配線とのコ
ンタクトを得ることが可能である。したがって、従来の
ように高い位置合わせ精度で上部電極より小さいコンタ
クトホールを設ける必要がなく、素子の微細化に対する
信頼性が非常に高い。さらに、下地の段差が平坦化され
ているので、上部に設ける配線の段切れを防止すること
が可能であり、集積回路の信頼性を向上させ、素子の多
層配線化、高集積化が実現できる。また、層間絶縁膜を
可能な限り薄くできるので、ジョセフソン素子の高速動
作を妨げる問題となる配線のインダクタンスを低減させ
ることができ、素子の高速化を実現できる。
【図１】本発明の第２の実施例の製造方法の工程断面図
である。
である。
【図２】本発明の第１の実施例の製造方法の工程断面図
である。
である。
【図３】従来例による製造方法の工程断面図である
【図４】本発明の別の実施例を説明するための基板断面
図である。
図である。
【図５】本発明の実施例におけるバイアススパッタ条件
を説明するための図である。
を説明するための図である。
【図６】本発明の実施例におけるバイアススパッタ条件
での平坦化を説明する図である。
での平坦化を説明する図である。
１１ 基板 １２ 下部電極 １３ 障壁層 １４ 上部電極 １５ 絶縁膜 １６ フォトレジストパターン １７ 開口部 １８ フォトレジストパターン １９ 開口部 ２１ 基板 ２２ 電極 ２３ 絶縁膜 ２４ フォトレジストパターン ２５ 開口部 ３１ 基板 ３２ 電極 ３３ 絶縁膜
Claims (3)
- 【請求項１】 基板上に電極および配線を形成する工程
と、前記電極および配線により生じる段差と少なくとも
同じ厚みの絶縁膜を成膜する工程と、前記電極および配
線よりもひとまわり小さい開口部を持つフォトレジスト
パターンを形成し、前記絶縁膜を前記電極の厚みと同じ
厚みだけエッチングする工程と、前記絶縁膜をエッチン
グした後の表面段差をバイアススパッタ法により平坦化
する工程とを含むことを特徴とする集積回路の製造方
法。 - 【請求項２】 電極および配線が超伝導材料で形成され
ている請求項１記載の集積回路の製造方法。 - 【請求項３】 集積回路が、上部電極、下部電極および
その間のトンネル障壁層からなるジョセフソン接合であ
る請求項２記載の集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206132A JPH0856024A (ja) | 1994-08-09 | 1994-08-09 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206132A JPH0856024A (ja) | 1994-08-09 | 1994-08-09 | 集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0856024A true JPH0856024A (ja) | 1996-02-27 |
Family
ID=16518321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6206132A Pending JPH0856024A (ja) | 1994-08-09 | 1994-08-09 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0856024A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005039244A (ja) * | 2003-06-27 | 2005-02-10 | Hitachi Ltd | 電子デバイスとその多層配線の形成方法 |
| WO2014082352A1 (zh) * | 2012-11-30 | 2014-06-05 | 中国科学院微电子研究所 | 平坦化处理方法 |
| WO2014082357A1 (zh) * | 2012-11-30 | 2014-06-05 | 中国科学院微电子研究所 | 平坦化处理方法 |
| CN103854965A (zh) * | 2012-11-30 | 2014-06-11 | 中国科学院微电子研究所 | 平坦化处理方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59200440A (ja) * | 1983-04-28 | 1984-11-13 | Agency Of Ind Science & Technol | 配線構造の製造方法 |
| JPH0239551A (ja) * | 1988-07-29 | 1990-02-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
-
1994
- 1994-08-09 JP JP6206132A patent/JPH0856024A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59200440A (ja) * | 1983-04-28 | 1984-11-13 | Agency Of Ind Science & Technol | 配線構造の製造方法 |
| JPH0239551A (ja) * | 1988-07-29 | 1990-02-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005039244A (ja) * | 2003-06-27 | 2005-02-10 | Hitachi Ltd | 電子デバイスとその多層配線の形成方法 |
| WO2014082352A1 (zh) * | 2012-11-30 | 2014-06-05 | 中国科学院微电子研究所 | 平坦化处理方法 |
| WO2014082357A1 (zh) * | 2012-11-30 | 2014-06-05 | 中国科学院微电子研究所 | 平坦化处理方法 |
| CN103854967A (zh) * | 2012-11-30 | 2014-06-11 | 中国科学院微电子研究所 | 平坦化处理方法 |
| CN103854965A (zh) * | 2012-11-30 | 2014-06-11 | 中国科学院微电子研究所 | 平坦化处理方法 |
| CN103854966A (zh) * | 2012-11-30 | 2014-06-11 | 中国科学院微电子研究所 | 平坦化处理方法 |
| US9406549B2 (en) | 2012-11-30 | 2016-08-02 | Institute of Microelectronics, Chinese Academy of Sciences | Planarization process |
| US9633855B2 (en) | 2012-11-30 | 2017-04-25 | Institute of Microelectronics, Chinese Academy of Sciences | Planarization process |
| US10068803B2 (en) | 2012-11-30 | 2018-09-04 | Institute of Microelectronics, Chinese Academy of Sciences | Planarization process |
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