JP3074841B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- film
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に多層配線を有する半導体装置の製造方法に関
する。
関し、特に多層配線を有する半導体装置の製造方法に関
する。
【0002】
【従来の技術】半導体装置の高性能化に伴ない、配線の
多層化が進んでいる。配線の多層化においては、層間絶
縁膜を平坦化し、配線金属の被覆性を向上させることに
より信頼性の低下を防止することが課題となる。層間絶
縁膜としては、CVD法あるいはプラズマCVD法によ
り堆積したシリコン酸化膜やシリコン窒化膜が広く採用
されている。
多層化が進んでいる。配線の多層化においては、層間絶
縁膜を平坦化し、配線金属の被覆性を向上させることに
より信頼性の低下を防止することが課題となる。層間絶
縁膜としては、CVD法あるいはプラズマCVD法によ
り堆積したシリコン酸化膜やシリコン窒化膜が広く採用
されている。
【0003】しかしながら、これらの絶縁膜は下層配線
の凹凸を一層増加させる性質を有するため、上層配線の
形成には制約が生ずる。この欠点を補うためにシリカフ
ィルムまたは有機系シリカフィルムを適用し、表面の平
坦化を行なう方法が例えば、特開昭58−124246
号公報や特開昭57−100748号公報などで示され
ている。
の凹凸を一層増加させる性質を有するため、上層配線の
形成には制約が生ずる。この欠点を補うためにシリカフ
ィルムまたは有機系シリカフィルムを適用し、表面の平
坦化を行なう方法が例えば、特開昭58−124246
号公報や特開昭57−100748号公報などで示され
ている。
【0004】図2は回転塗布法により形成した有機系シ
リカフィルムを層間絶縁膜の一部とする、従来技術によ
る平坦化法の一例を説明するための半導体チップの断面
図である。まず半導体基板1上に形成されたフィールド
絶縁膜2上にアルミニウム等からなる下層配線3を形成
する。次でこの上に金属膜と有機系シリカフィルムの密
着性を得るため、シリコン窒化膜等のCVD絶縁膜4を
形成する。その後、回転塗布と熱処理により有機系シリ
カフィルム5を所望の厚さに形成して平坦な層間絶縁膜
とし、この上にアルミニウム等からなる上層配線6を形
成する。
リカフィルムを層間絶縁膜の一部とする、従来技術によ
る平坦化法の一例を説明するための半導体チップの断面
図である。まず半導体基板1上に形成されたフィールド
絶縁膜2上にアルミニウム等からなる下層配線3を形成
する。次でこの上に金属膜と有機系シリカフィルムの密
着性を得るため、シリコン窒化膜等のCVD絶縁膜4を
形成する。その後、回転塗布と熱処理により有機系シリ
カフィルム5を所望の厚さに形成して平坦な層間絶縁膜
とし、この上にアルミニウム等からなる上層配線6を形
成する。
【0005】
【発明が解決しようとする課題】この従来の層間絶縁膜
の平坦化方法では、上層配線用の金属膜の被覆性は良好
であるが、下層配線による凸部の肩をなめらかにしてい
るに過ぎないため、多層化を進めていくと各配線層が密
集している領域と、配線層が疎な領域で半導体基板表面
からの高さが異なってくる。この高さの差がリソグラフ
ィーでのフォーカスマージンを容易に越えるため、上層
配線のパターン精度が悪くなり、断線を生じたりして半
導体装置の信頼性や歩留りを低下させるという問題点が
ある。これを防止するためには層間絶縁膜の構造を配線
幅の大小、疎密に依存せず、完全に平坦化する必要があ
る。
の平坦化方法では、上層配線用の金属膜の被覆性は良好
であるが、下層配線による凸部の肩をなめらかにしてい
るに過ぎないため、多層化を進めていくと各配線層が密
集している領域と、配線層が疎な領域で半導体基板表面
からの高さが異なってくる。この高さの差がリソグラフ
ィーでのフォーカスマージンを容易に越えるため、上層
配線のパターン精度が悪くなり、断線を生じたりして半
導体装置の信頼性や歩留りを低下させるという問題点が
ある。これを防止するためには層間絶縁膜の構造を配線
幅の大小、疎密に依存せず、完全に平坦化する必要があ
る。
【0006】
【0007】
【課題を解決するための手段】 本発明 の半導体装置の製
造方法は、半導体基板上に配線金属膜より厚い下層絶縁
膜と第1の導電膜と上層絶縁膜とを順次形成する工程
と、配線形成領域の前記上層絶縁膜を除去したのち等方
性エッチング法により前記第1の導電膜をエッチングし
下層絶縁膜を露出させる工程と、前記上層絶縁膜をマス
クとし異方性エッチング法により前記配線形成領域に露
出した前記下層絶縁膜をエッチングしこの下層絶縁膜内
に凹状の溝を形成する工程と、この溝を含む全面に電解
メッキの給電層となる第2の導電膜を形成したのち溝の
側面に絶縁膜からなるサイドウォールを形成する工程
と、このサイドウォールが形成された前記溝内に電解メ
ッキ法により配線金属層を形成する工程とを含むもので
ある。
造方法は、半導体基板上に配線金属膜より厚い下層絶縁
膜と第1の導電膜と上層絶縁膜とを順次形成する工程
と、配線形成領域の前記上層絶縁膜を除去したのち等方
性エッチング法により前記第1の導電膜をエッチングし
下層絶縁膜を露出させる工程と、前記上層絶縁膜をマス
クとし異方性エッチング法により前記配線形成領域に露
出した前記下層絶縁膜をエッチングしこの下層絶縁膜内
に凹状の溝を形成する工程と、この溝を含む全面に電解
メッキの給電層となる第2の導電膜を形成したのち溝の
側面に絶縁膜からなるサイドウォールを形成する工程
と、このサイドウォールが形成された前記溝内に電解メ
ッキ法により配線金属層を形成する工程とを含むもので
ある。
【0008】
【実施例】次に本発明について図面を参照して説明す
る。図1(A)〜(D)は本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図である。
る。図1(A)〜(D)は本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図である。
【0009】まず図1(A)に示すように、素子を形成
し素子と配線をフィールド絶縁膜2で分離したSi等か
らなる半導体基板1上に、所望の配線金属膜より厚い第
1の絶縁膜7を形成する。例えば1μmの配線の膜厚が
必要な場合は、第1の絶縁膜の厚さを1.2〜1.5μ
mに設定する。またこの膜の材質としてはシリコン窒化
膜やシリコン酸化窒化膜が適している。次に第1の導電
膜8、第2の絶縁膜9を被着する。第1の導電膜8は、
例えば蒸着法やスパッタ法で被着したアルミニウムが適
しており0.5μm前後の厚さに設定する。第2の絶縁
膜9はシリコン酸化膜、シリコン窒化膜、シリコン酸化
窒化膜が適しており0.2〜0.4μmの膜厚に設定す
る。
し素子と配線をフィールド絶縁膜2で分離したSi等か
らなる半導体基板1上に、所望の配線金属膜より厚い第
1の絶縁膜7を形成する。例えば1μmの配線の膜厚が
必要な場合は、第1の絶縁膜の厚さを1.2〜1.5μ
mに設定する。またこの膜の材質としてはシリコン窒化
膜やシリコン酸化窒化膜が適している。次に第1の導電
膜8、第2の絶縁膜9を被着する。第1の導電膜8は、
例えば蒸着法やスパッタ法で被着したアルミニウムが適
しており0.5μm前後の厚さに設定する。第2の絶縁
膜9はシリコン酸化膜、シリコン窒化膜、シリコン酸化
窒化膜が適しており0.2〜0.4μmの膜厚に設定す
る。
【0010】次に図1(B)に示すように、フォトリソ
グラフィーにより配線形成領域の第2の絶縁膜9を異方
性エッチングして除去する。第1の絶縁膜9がシリコン
窒化膜であれば、エッチングガスにCl2 やCF2 を添
加したCF4 またはCHF3 を用いることにより、フィ
ールド絶縁膜をストッパに利用できる。
グラフィーにより配線形成領域の第2の絶縁膜9を異方
性エッチングして除去する。第1の絶縁膜9がシリコン
窒化膜であれば、エッチングガスにCl2 やCF2 を添
加したCF4 またはCHF3 を用いることにより、フィ
ールド絶縁膜をストッパに利用できる。
【0011】続いて第1の導電膜8を等方性エッチング
する。第1の導電膜8としてアルミニウムを適用した場
合は、60℃程度のリン酸でウエットエッチングでき
る。このとき側面はテーパー状となる。次に第1の絶縁
膜7を異方性エッチングして溝10を形成する。次で全
面に第2の導電膜11を被着する。この第2の導電膜1
1は、電解メッキの給電及び絶縁膜と配線金属膜との良
好な密着性を得ることが目的で、チタンあるいはチタン
とタングステンの合金が適している。また必要に応じ
て、白金や金などとの多層構造にしても良い。
する。第1の導電膜8としてアルミニウムを適用した場
合は、60℃程度のリン酸でウエットエッチングでき
る。このとき側面はテーパー状となる。次に第1の絶縁
膜7を異方性エッチングして溝10を形成する。次で全
面に第2の導電膜11を被着する。この第2の導電膜1
1は、電解メッキの給電及び絶縁膜と配線金属膜との良
好な密着性を得ることが目的で、チタンあるいはチタン
とタングステンの合金が適している。また必要に応じ
て、白金や金などとの多層構造にしても良い。
【0012】この第2の導電膜11の膜厚は0.1〜
0.2μm程度に設定する。ここで第2の絶縁膜9は配
線形成領域に形成された溝10の側部でオーバーハング
した形状になっているため、第2の導電膜11は段切れ
し、第2の絶縁膜9上と溝10内では電気的には接続さ
れない。一方、第1の絶縁膜7上の第1の導電膜8は、
側部でテーパー状になっているためこの部分で溝10内
の第2の導電膜11と電気的に接続される。
0.2μm程度に設定する。ここで第2の絶縁膜9は配
線形成領域に形成された溝10の側部でオーバーハング
した形状になっているため、第2の導電膜11は段切れ
し、第2の絶縁膜9上と溝10内では電気的には接続さ
れない。一方、第1の絶縁膜7上の第1の導電膜8は、
側部でテーパー状になっているためこの部分で溝10内
の第2の導電膜11と電気的に接続される。
【0013】次に図1(C)に示すように、全面に第3
の絶縁膜13を成長する。第3の絶縁膜としてはシリコ
ン酸化膜、シリコン窒化膜、シリコン酸化窒化膜が適し
ており、比較的被覆性の良好なプラズマCVD法で0.
2〜0.5μm程度成長する。続いてこの第3の絶縁膜
をRIE法により異方性エッチングし、溝10の側壁の
みに残存させサイドウオール13とする。次に電解メッ
キ法によりメッキを行ない、所望の膜厚のメッキ導体1
4を形成する。メッキ金属としては金が適している。な
お、ここで配線形成領域の溝10以外は第2の導電膜1
1に給電されないためメッキは進行しない。従って第1
の導電膜8で接続された溝10の凹部のみが選択的にメ
ッキされる。また溝10の側部はサイドウオール13で
覆われており、メッキは下部の第2の導電膜11が露出
した箇所からのみ行なわれるため、メッキ導体14から
なる平坦な配線が形成される。
の絶縁膜13を成長する。第3の絶縁膜としてはシリコ
ン酸化膜、シリコン窒化膜、シリコン酸化窒化膜が適し
ており、比較的被覆性の良好なプラズマCVD法で0.
2〜0.5μm程度成長する。続いてこの第3の絶縁膜
をRIE法により異方性エッチングし、溝10の側壁の
みに残存させサイドウオール13とする。次に電解メッ
キ法によりメッキを行ない、所望の膜厚のメッキ導体1
4を形成する。メッキ金属としては金が適している。な
お、ここで配線形成領域の溝10以外は第2の導電膜1
1に給電されないためメッキは進行しない。従って第1
の導電膜8で接続された溝10の凹部のみが選択的にメ
ッキされる。また溝10の側部はサイドウオール13で
覆われており、メッキは下部の第2の導電膜11が露出
した箇所からのみ行なわれるため、メッキ導体14から
なる平坦な配線が形成される。
【0014】次に、図1(D)に示すように、配線の存
在しない箇所のサイドウオール13と第2の導電膜11
及び第2の絶縁膜9を除去する。さらに配線のない箇所
の第1の導電膜8を除去する。ここで必要に応じ第1の
絶縁膜7をエッチバックし、メッキ導体14との高さを
合わせても良い。次に層間絶縁膜15を成長させる。
在しない箇所のサイドウオール13と第2の導電膜11
及び第2の絶縁膜9を除去する。さらに配線のない箇所
の第1の導電膜8を除去する。ここで必要に応じ第1の
絶縁膜7をエッチバックし、メッキ導体14との高さを
合わせても良い。次に層間絶縁膜15を成長させる。
【0015】このように本実施例によれば、下層配線の
幅の大小及び疎密によらず上層配線下の層間絶縁膜を平
坦に形成できるため、信頼性の高い多層配線を有する半
導体装置を得ることができる。
幅の大小及び疎密によらず上層配線下の層間絶縁膜を平
坦に形成できるため、信頼性の高い多層配線を有する半
導体装置を得ることができる。
【0016】尚、上記実施例では下層絶縁膜としてフィ
ールド絶縁膜と第1の絶縁膜を用い、第1の絶縁膜をフ
ィールド絶縁膜が露出するまでエッチングして溝を形成
する場合について説明したが、これに限定されるもので
はなく、単に半導体基板上に厚い絶縁膜を設け、この中
に配線を埋め込む溝を設けてもよい。
ールド絶縁膜と第1の絶縁膜を用い、第1の絶縁膜をフ
ィールド絶縁膜が露出するまでエッチングして溝を形成
する場合について説明したが、これに限定されるもので
はなく、単に半導体基板上に厚い絶縁膜を設け、この中
に配線を埋め込む溝を設けてもよい。
【0017】
【発明の効果】以上説明したように本発明によれば、配
線導体の高さと絶縁膜の高さを同一にできるため、配線
の幅の大小及び疎密によらずに完全に平坦化された配線
構造を実現できるので、配線層の多層化を容易に行なえ
るという効果を有する。また本発明を適用することによ
り、配線系を機械的強度が強く化学的にも安定な無機絶
縁膜のみで構成することができるため、信頼性の高い配
線系を実現できるという効果もある。従って半導体装置
の信頼性及び歩留りを向上させることができる。
線導体の高さと絶縁膜の高さを同一にできるため、配線
の幅の大小及び疎密によらずに完全に平坦化された配線
構造を実現できるので、配線層の多層化を容易に行なえ
るという効果を有する。また本発明を適用することによ
り、配線系を機械的強度が強く化学的にも安定な無機絶
縁膜のみで構成することができるため、信頼性の高い配
線系を実現できるという効果もある。従って半導体装置
の信頼性及び歩留りを向上させることができる。
【図1】本発明の一実施例を説明するための半導体チッ
プの断面図。
プの断面図。
【図2】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
半導体チップの断面図。
1 半導体基板 2 フィールド絶縁膜 3 下層配線 4 CVD絶縁膜 5 有機系シリカフィルム 6 上層配線 7 第1の絶縁膜 8 第1の導電膜 9 第2の絶縁膜 10 溝 11 第2の導電膜 13 サイドウオール 14 メッキ導体 15 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/28 - 21/288 H01L 21/3205 H01L 21/3213 H01L 21/44 - 21/445 H01L 21/768 H01L 29/40 - 29/51
Claims (1)
- 【請求項1】 半導体基板上に配線金属膜より厚い下層
絶縁層と第1の導電膜と上層絶縁膜とを順次形成する工
程と、配線形成領域の前記上層絶縁膜を除去したのち等
方性エッチング法により前記第1の導電膜をエッチング
し下層絶縁膜を露出させる工程と、前記上層絶縁膜をマ
スクとし異方性エッチング法により前記配線形成領域に
露出した前記下層絶縁膜をエッチングしこの下層絶縁膜
内に凹状の溝を形成する工程と、この溝を含む全面に電
解メッキの給電層となる第2の導電膜を形成したのち溝
の側面に絶縁膜からなるサイドウォールを形成する工程
と、このサイドウォールが形成された前記溝内に電解メ
ッキ法により配線金属層を形成する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03248668A JP3074841B2 (ja) | 1991-09-27 | 1991-09-27 | 半導体装置の製造方法 |
US07/941,513 US5420068A (en) | 1991-09-27 | 1992-09-08 | Semiconductor integrated circuit and a method for manufacturing a fully planar multilayer wiring structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03248668A JP3074841B2 (ja) | 1991-09-27 | 1991-09-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0590262A JPH0590262A (ja) | 1993-04-09 |
JP3074841B2 true JP3074841B2 (ja) | 2000-08-07 |
Family
ID=17181562
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03248668A Expired - Lifetime JP3074841B2 (ja) | 1991-09-27 | 1991-09-27 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5420068A (ja) |
JP (1) | JP3074841B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001176967A (ja) * | 1999-12-21 | 2001-06-29 | Nec Corp | 半導体装置及びその製造方法 |
KR100449026B1 (ko) * | 2002-12-20 | 2004-09-18 | 삼성전자주식회사 | 트렌치를 이용한 금속구조물 제조방법 |
US9123706B2 (en) * | 2011-12-21 | 2015-09-01 | Intel Corporation | Electroless filled conductive structures |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5224084A (en) * | 1975-08-19 | 1977-02-23 | Matsushita Electric Ind Co Ltd | Semiconductor manufacturing rpocess |
JPS57100748A (en) * | 1980-12-15 | 1982-06-23 | Toshiba Corp | Manufacture of semiconductor device |
JPS58124246A (ja) * | 1982-01-20 | 1983-07-23 | Hitachi Ltd | 半導体装置及びその製造方法 |
JPS62132347A (ja) * | 1985-12-04 | 1987-06-15 | Toshiba Corp | スル−ホ−ルの形成方法 |
US4963512A (en) * | 1986-03-25 | 1990-10-16 | Hitachi, Ltd. | Method for forming conductor layers and method for fabricating multilayer substrates |
US4746621A (en) * | 1986-12-05 | 1988-05-24 | Cornell Research Foundation, Inc. | Planar tungsten interconnect |
US4764484A (en) * | 1987-10-08 | 1988-08-16 | Standard Microsystems Corporation | Method for fabricating self-aligned, conformal metallization of semiconductor wafer |
US5013400A (en) * | 1990-01-30 | 1991-05-07 | General Signal Corporation | Dry etch process for forming champagne profiles, and dry etch apparatus |
US5091339A (en) * | 1990-07-23 | 1992-02-25 | Microelectronics And Computer Technology Corporation | Trenching techniques for forming vias and channels in multilayer electrical interconnects |
-
1991
- 1991-09-27 JP JP03248668A patent/JP3074841B2/ja not_active Expired - Lifetime
-
1992
- 1992-09-08 US US07/941,513 patent/US5420068A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0590262A (ja) | 1993-04-09 |
US5420068A (en) | 1995-05-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000509 |