JPS62132347A - スル−ホ−ルの形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は多層配線及びコンタクトホールに適用するスル
ーホール形成技術に関する。

〔発明の技術的背４景〕 超ＬＳＩに代表されるように最近の半導体素子とりわけ
集積回路素子は高機能化ならびに高集積化の方向をたど
っているので、微細パターンの形成は益々重要な要素と
なっている。

一方、この高集積化及び高機能化に伴い、集積回路素子
等では多層配線が必要となるが、この配線間に配置する
層間絶縁物層にも当然種々の改良が加えられており、こ
れに不可欠なスルーホール形成手段でも同様である。

このスルーホール形成に必要な技術としては、従来から
賞用されてきた等方性エツチング技術に加えて異方性エ
ツチング技術が最近適用されており、その一つとしてＲ
ＴＥ　（Ｒｅａｃｔｉｖｅ　丁ｏｎ　Ｅｔｃｈｉｎｇ）
法が挙げられるが、ぞの優れた特徴であるオーバエツチ
ング時におけるサイドエツチング量が少なく、かつ優れ
たエツチング制御性が広く利用されている。

このＲＩＥ法を利用したスルーホール形成方法を第３図
ａ−ｅにより説明する。第３図ａに示すように、通常の
方法で熱酸化珪素膜２１を被覆した半導体基板（図示せ
ず）にはこれも図示しない機能素子を設け、その電極と
電気的に接続する厚さ１．０μｍ程度のＡ］又はＡ１合
金（Ａｌ−５ｉ、　Ａｌ−５ｉ−Ｃｕ）からなる第１の
配線層２２を熱酸化膜２１上に延長し、更にここに層間
絶縁膜を積層するのが通常である。

この第１の配線層２２及び珪素酸化膜２１の積層体には
プラズマＣＶＤ（ｃｈｅｍｉｃａｌ　Ｖａｐｏｕｒ　Ｄ
ｅｐｏｓｉｔｉｏｎ）法によりプラズマＳｉ、　Ｎ４（
以降Ｐ−３ｉＮと記載する）層２３を約１．０μＩＩ堆
積する。次いでフォトレジスト層を２．０μｍ程度被覆
してからこのフォトレジストとＰ−３ｉＮ膜のエツチン
グ速度がほぼ同一となるＲＩＥ条件で第１の配線層２２
が露出するまでエツチングし、再び１．０μｍ位のＰ−
３ｉＮを堆積して第３図すに示すような平坦な表面とす
るが、図中の点線は両Ｐ−３ｉＮ膜の境界線を示す。

続いて第３図Ｃに示すように、この平坦な表面に厚さ１
．５μｍ乃至２．５μｍのフォトレジスト層２４を被覆
してからここに所定のパターンを設け、これをマスクと
して層間絶縁膜として機能するＰ−３ｉＮ２３をＲＩＥ
法でエツチングして第３図Ｃに示すスルーホールを形成
する。引続いて、０２アツシング法によりこのフォトレ
ジスト層２４を除去してから通常のスパッタリング法に
よって１．０μｍ程度の厚さを持つＡｌ−５ｉ　ｏｒ　
Ａｌ−５ｉ−Ｃｕ層２５を堆積させ、更にフォトリソグ
ラフィ法によって所定のパターンを持つ第２の配線層２
５を完成する。この結果、第１の配線層２２と電気的に
接続した多層配線を得ている。

〔背景技術の問題点〕

最近のように高集積化及び高速化を目指す集積回路素子
では配線幅ならびに間隔が挾められる傾向にあり、これ
に伴ってスルーホール寸法も微細化が促進されている。

このために、オーバエツチング量が少なく制御性の高い
ＲＩ　Ｅ　ｒｂがもっばら使用されているのは前述の通
りである。

このスルーホールでは第２の配線層のカバーレージを良
好にして断線を防止するにはスルーホール内に４５″〜
５５°程度のテーパを設けることが必要であるが、実際
には層間絶縁膜であるＰ−３ｉＮに対するフォトレジス
トどの選択比、エツチング速度及びエツチング状態の安
定性などがらテーパ角度は７０″〜８０°になる。この
ために第２の配線層の膜厚はいわゆるフィールド部分の
それの１５％〜３０％しかなく、動作電流の集中などか
ら起るマイグレイン３ンによっても断線が起りその発生
率も高い。このようにＲＩＥ法を利用して微細化を図る
スルーホールではテーパを必要とするために層間絶縁膜
をある程度厚くせざるを得ないが、その厚さが１．０μ
ｍ以上ではフカ１〜レジストの後退によるエツチング寸
法のバラツキが大きくなって微細化にとっては大きな難
点となる。

第３図ｅにはフォトレジストをフォトリングラフィ法及
びＲＩＥ法でパターニングした後の開孔寸法をａ、層間
絶縁膜のＲｒＥエツチング終了後得られる第１の配線層
表面でのスルーホール寸法をｂ、このエツチングによる
バラツキをＣとして示した。すなわち、厚さ１．０μｍ
の層間絶縁膜であるＰ−５ｉＮをＲＩＥ法でエツチング
するとマスクであるフカ１−レジストでの開孔ａは２μ
ｍ口であるのに対して、ｂは最大３μｍ０口となり、片
側の２σで０．５μｍ位のバラツキを生じ微細化にとっ
て難点となることは否めない。

〔発明の目的〕

本発明は上記難点を除去した新規なスルーホール形成方
法を提供し、特に第２の配線層のカバーレージを改善し
て微細化を図るものである。

〔発明の概要〕

上記目的を達成するため本発明に係るスルーホールの形
成方法では層間絶縁膜に異方性食刻を施すに当り、第１
のエツチングマスクとなるフォトレジストと層間絶縁膜
の間にこの絶縁膜とエツチング選択性が高い金属１漠を
第２のエツチングマスクとして設け、フカ１−レジスト
に形成するパターンを第２のエツチングマスクに転写す
ると同時に一定量サイドエツチングし、更にこのフォト
レジスト及び金属膜それぞれをマスクとして層間絶縁膜
を異方性エツチングして第１の配線層を露出する手法を
採用した。この結果、層間絶縁膜に形成するスルーホー
ルには階段状の段差が形成され、このスルーホールに堆
積する第２の配線層のカバーレージが向上して微細なス
ルーホールの形成が可能となった。

〔発明の実施例〕

第１図及び第２図ａ　＝　ｄにより本発明を詳述する。

第１図には本発明を適用したスルーホールを持つ半導体
素子の断面図を示したので、工程順に従って断面を示し
た第２図ａ　−ｄによって先ず説明する。

図示しないが、シリコン半導体基板には熱酸化法によっ
て珪素酸化膜１を設け、ここに通常のスパッタ法ならび
にＲＩＥ法によって所定のパターンをもつ第１の配線層
２を形成する。続いてプラズマＣＶＤ法によって層間絶
縁膜として機能するＰ−５ｉＮ膜３を１．５μＩＩＩｆ
ａ度堆積後ポジレジストを被覆しこれをＲｒ　Ｅ　ｆｈ
によって第１の配線層２か露出するまでエツチングして
平坦な表面とする。

この平坦な面には再び厚さ１６０μｍ位のＰ−３ｉＮ膜
３を堆積して極めて平坦な表面を持った層間絶縁膜を形
成するが、その断面を示す第２図ａ中の点線は再度にわ
たって被着した層間絶縁膜の境界線を仮想して表わした
。

次にスパッタ法によりこの層間＃！縁膜であるｐ−３ｉ
Ｎ膜３に厚さ０．３　ｐ　ｍのＡｌ−５ｉ又はＡｌ−３
ｉ−Ｃｕ膜４を堆積してＰ−５ｊＮ膜とＲＩＥエツチン
グの選択性が高い第２のエツチングマスクとして使用す
る。更に、第１のエツチングマスクとして機能する厚さ
１．２μｍ程度のポジレジスト５を積層してからＲＩＥ
法によって所定のパターン６を設け、引続いて液組成と
して１１３Ｆ’０４：　Ｃ１ｌ、Ｃ０ＯＨ：　ｌｌＮ０
．　：　ＩＩ□０＝５０：１０：２：３を持つ等方性エ
ツチング液を使用して液温２７０℃で所定のパターン６
を第２のエツチングマスク４に転写すると共に、この金
属膜４を片側０．８μｍ程度サイドエツチングする。こ
の工程後の断面図を第２図すに示した。

この工程によって露出した層間絶縁膜はボジレジス１〜
５を第１のエツチングマスク、金属膜４を第２のエツチ
ングマスクとして利用してＲＩＥ法によってエツチング
する。その条件はＣＦ４／Ｈ，＝　３０／ＩＯ５ＣＣＭ
、　２．ＯＰｈ、　６００Ｗであり、深さ０．６　μｍ
までエツチングしてから０２アツシング法によって第１
のエツチングマスクであるポジレジスト５を除去して更
にスルーホールをジャストエツチングによって形成し、
引続いて２０％のオーバエツチングを施して第１の配線
層２を露出してスルーホールを完成する。この結果層間
絶縁膜であるＰ−５ｉＮ膜３には露出した第１の配線層
２表面に隣接するスルーホール底部から０．６μｍの位
置に段差部７をもったスルーホールが得られ、これを第
２図Ｃ断面図に示した。

最後に通常のスパッタ法によって厚さ１．０μｍのＡｌ
−３Ｌ膜又はＡｌ−３Ｌ−Ｃｕ膜を堆積してからフォト
リソグラフィ法とＲＩＥ法エツチングによって所定のパ
ターンニングを行って第２の配線層８を形成して第１の
配線層２との電気的導通を図り、その断面を第１１図に
示した。ところで、本実施例では層間絶縁膜としてＰ−
５ｉＮを例示したが、他の材料でも差支えないし、金属
膜４としてはＡｌ−５ｉやＡｌ−３ｉ−Ｃｕ以外であっ
ても層間絶縁膜と高いＲＩＥエツチング選択比が得られ
る材料ならば使用可能であり、例えばＭｏを挙げること
ができる。更にエツチング法として示した等方性エツチ
ングに代えて異方性エツチングも採用可能である。

その具体的手段としてＲＩＥ法があるが、そのエツチン
グ時にはポジレジストのＰｉ渣が金属膜の側壁に薄く被
着するためこの工程の途中に０□アノシング工程を付加
してこのレジスト残渣を除去すれば異方性エツチングで
もサイドエツチングが可能となるが、この現象は金属膜
としてＡｌもしくはへ１合金を使用した場合に多く見ら
れる。更に、この金属膜４は第２のエツチングマスクと
して使用後そのまま配線の一部とする例を示しているが
、このマスク機能の終了後除去しても差支えない。

更に又、一連の工程である第２図ａ−ｃに示した工程を
繰返して２層以上の多層配線用スルーホールが形成でき
ることは言うまでもないし、スルーホールに設ける段差
や幅は第２の配線層のカバーレージを満足できるならば
実施例に示した値を変更できる。

〔発明の効果〕

本発明に係るスルーホールの形成方法では層間絶縁膜と
エツチング選択性が高い金属膜を第２のエツチングマス
クとして利用し、第１のエツチングマスクとなるフォト
レジストをここに積層して設けて、それらの下地である
層間絶縁膜をＲＩＥ法でエツチングして形成されるスル
ーホールには自己整合的に階段状の段差を設置した。こ
のような段差を持ったスルーホールでは第２の配線層の
カバーレージが大幅に改善され、この段差部での膜厚は
フィールド部のそれの６０％〜６８％になり、従来のス
ルーホールの２．０〜５．３倍と向上する。このため、
動作電流の集中などによって起るマイグレイジョンに対
する耐性が極めて高くなり、断線の発生率も著るしく低
下する利点がある。

このように、本発明方法ではテーパの形成に当ってフォ
トレジストの後退現象を利用していないので、エツチン
グ寸法のバラツキが著るしく小さくなる。第２図ｄでは
、ａが初期のフォトレジストパターン寸法を示し、ｂが
露出する第１の配線層に隣接するスルーホール径、Ｃは
エツチング寸法のバラツキを示している。前述のように
厚さ約１．０μｍの層間絶縁膜であるＰ−５ｉＮをＲＩ
Ｅ法でエツチングした場合のバラツキＣは片側の２σで
０．１５μｍ〜０．２０μｍとなり背景技術でのバラツ
キより１３０％から４０％減少してスルーホールの微細
化が容易に実現できた。

更、層間絶縁膜のエツチングマスクとして２層の材料を
使用しているので、この第１のエツチングマスクとなる
フォトレジスト膜厚を０．８μｍ〜１．１μｍとしてお
り、背景技術における１、５μｍ〜２．５μｍに対して
３２％〜７３％薄くすることが可能となって、微細なス
ルーホールパターンが容易に得られた。

【図面の簡単な説明】

第１図は本発明方法を適用したスルーホールの断面図、
第２図ａ　−ｄはその工程順の断面を示す図、第３図ａ
　’＝　ｅは背景技術のスルーホール工程順それぞれの
断面を示す図である。

Claims (1)

【特許請求の範囲】
1. 半導体基板に第１絶縁膜を被覆する工程と、この第１絶
   縁膜に第１の配線層を被着する工程と、この第１の配線
   層及び第１の絶縁膜に第２絶縁膜を被覆する工程と、こ
   の第２絶縁膜に対して高いエッチング選択性を示す金属
   膜ならびにフォトレジスト層を順次積層する工程と、こ
   のフォトレジスト層に所定のパターンを形成する工程と
   、このフォトレジスト層をマスクとして前記金属膜をエ
   ッチングしてフォトレジストパターンを転写すると共に
   サイドエッチングする工程と、前記フォトレジスト層と
   金属膜をマスクにして前記第２絶縁膜を異方性エッチン
   グする工程と、前記フォトレジスト層を除去する工程と
   、前記金属膜をマスクとして前記第２絶縁膜を異方性エ
   ッチングして前記第１の配線金属膜を露出する工程とを
   具備することを特徴とするスルーホールの形成方法。