JPS63111644A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置の製造方法、特に各半導体素子に対
する導体層による配線加工方法に関する。

（従来の技術） 半導体装置の製造方法において、各素子についての配線
を行う工程は、非常に重要な技術である。

一般にこの配線を行うための導体としては、アルミニウ
ムが用いられている。近年の半導体装置の高集積化に伴
い、このアルミニウム配線層も二層、三層と積層される
ようになってきている。このアルミニウム配線層と半導
体基板上の素子との電気的接触は絶縁層にコンタクトホ
ールを開口することによってなされる。

第４図に、アルミニウム配線層を二層有する従来の一般
的な半導体装置の製造方法の工程図を示す。まず、第４
図（ａ）に示すように、半導体基板１上に必要な素子を
形成し、この上全面に層間絶縁膜としてＳ　ｉ　Ｏ２を
ＣＶＤ法によって堆積させＣＶ　Ｄ　　Ｓ　Ｉ　Ｏ２層
２を形成する。さらに、この上にアルミニウムをスパッ
タ法で堆積させ第１アルミニウム層３を形成する。次に
、第１アルミニウム層３上にレジスト４を被着させ、写
真蝕刻法によって必要なパターン部分だけを残す。第４
図（ａ）はここまでの状態を示す。

続いて、レジスト４をマスクに反応性イオンエッチンク
（ＲＩ　Ｅ）を行い、第１アルミニウム層３の所定部分
を除去し、レジスト４を剥離する。

第４図（ｂ）はここまでの状態を示す。

さらに、この上にプラズマＣＶＤ法によって８１０２　
ヲ堆積すセ、プラス７　ＣＶ　Ｄ　　Ｓ　ｉ　Ｏ２層５
を形成し、所定箇所にスルーホール１０を開口し、この
上にアルミニウムをスパッタ法で堆積させ第２アルミニ
ウム層６を形成する。第４図（Ｃ）はここまでの状態を
示す。第１アルミニウム層３と第２アルミニウム層６と
はプラズマＣＶＤ−８Ｉ　Ｏ２層５によって絶縁され、
必要箇所のみがズルーホール］０によって電気的に接続
されている。この後、写真蝕刻法によって、第２アルミ
ニウム層６のバターニングを行い、さらにその上にパッ
シベーション層を形成して半導体装置の製造を行う。

（発明が解決しようとする問題点） しかしながら、上述した従来の半導体装置の製遣方法に
は、製品の信頼性が低いという問題点がある。これは、
主に次の二つの理由による。

（１）　　半導体素子の微細化に伴い、配線層の占有面
積も減少させられ、アルミニウム配線層のライン幅も縮
小化されている。その結果、アルミニウム配線層のアス
ペクト比（配線層の厚みの占有面積に対する比）が益々
増大する傾向にある。このように、アスペクト比が増大
すると、第４図（ｅ）に示すように、プラズマＣＶＤ−
８ｉＯ，、の一部分に空隙部２０が生じることになる。

これは、バターニングされた第１アルミニウム層３によ
る凹凸が激しく、ＣＶＤ法によって８１０２を堆積する
工程で、ＳｉＯ２が堆積されない部分が生じるためであ
る。このような空隙部２０は、一般に「巣」と呼ばれて
おり、プラズマＣＶＤ工程で用いられたガスが封じ込め
られた領域となる。このため、この封じ込められたガス
が半導体装置の長期にわたっての信頼性を低下させる原
因となるのである。

（２）　　半導体素子の微細化に伴うアスペクト比の増
大は、アルミニウム配線層の信頼性を低下させる要因に
もなる。たとえば、第４図（Ｃ）に示す半導体装置では
、パターニングされた第１アルミニウム層３による凹凸
か激しいため、第２アルミニウム層６が平坦に堆積され
ないことになり、段差の激しい部分では、この第２アル
ミニウム層６が段切れを生じる可能性が高くなる。これ
は、配線層の凹凸だけに限らず、絶縁層の凹凸によって
も生じる問題である。たとえば、絶縁層にコンタクトホ
ールが開口された場合、このコンタクトホールに基づく
凹凸が、その上部の平坦状態を悪化させ、上部に形成さ
れた配線層に段切れを生じさせるのである。

このような原因による半導体装置の信頼性の低下は、半
導体装置の微細化、複雑化に伴い、益々大きな問題とな
ってきている。そこで本発明は、信頼性の高い半導体装
置の製造方法を提供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明の第一の特徴は、半導体装置の製造方法において
、半導体基板の表面にパターニングされた配線層を形成
する工程と、半導体基板および配線層の表面を覆うよう
に全面に配線層とほぼ同じ厚みを有するレジストを形成
する工程と、配線層に対するエツチング速度とレジスト
に対するエツチング速度とがほぼ同じであるような異方
性エツチングにより、半導体基板に対してほぼ垂直方向
からエツチングを行い、配線層の隅部の一部がエツチン
グ除去されるまでこのエツチングを続ける工程と、エツ
チングの後に残存したレジストを除去する工程と、配線
層の上部に別な所定層を形成する工程と、を行うように
し、信頼性の高い半導体装置を製造できるようにした点
にある。

本発明の第二の特徴は、半導体装置の製造方法において
、半導体基板の表面に絶縁層を形成する工程と、この絶
縁層の所定箇所に開口部を形成する工程と、絶縁層の表
面を覆うように全面にレジストを形成する工程と、絶縁
層に対するエツチング速度とレジストに対するエツチン
グ速度とがほぼ同じであるような異方性エツチングによ
り、半導体基板に対してほぼ垂直方向からエツチングを
行い、開口部周辺の上部がエツチング除去されるまでこ
のエツチングを続ける工程と、エツチングの後に残存し
たレジストを除去する工程と、絶縁層の上部に別な所定
層を形成する工程と、を行うようにし、信頼性の高い半
導体装置を製造できるようにした点にある。

（作　用） 本発明に係る方法によれば、異方性エツチング１；より
バターニングされた配線層の隅部、あるいは絶縁層に開
口されたコンタクトホールの周辺部を除去し、凹凸を滑
らかにするテーパ部を形成することができる。したがっ
て、この上に設けられる絶縁層および配線層は、より平
坦な面に形成されることになり、従来の方法のように空
隙部の発生や、配線層の段切れといった不都合が生じな
くなり、信頼性の高い半導体装置の製造を行うことＱ− ができる。

（実施例） 以下、本発明を図示する実施例に基づいて説明する。

第１の実施例 第１図は本発明の第１の実施例に係る半導体装置の製造
方法の工程図である。この実施例は、配線層の隅部を滑
らかにするために本発明を適用した例である。まず、第
１図（ａ）に示すように、半導体基板１上に必要な素子
を形成した後、ＣＶＤ法ｉ：　ヨリ”’ＣＳ　ｔ　Ｏ２
を堆積し、ＣＶ　Ｄ　　Ｓ　ｔ　Ｏ２層２を形成する。

この上にアルミニウムをスパッタ法で全面に約８０００
人の厚みで堆積し、バターニングによって必要な部分だ
けを残し、第１アルミニウム層３とする。続いて、この
上にレジスト４′を全面にスピン塗布する。このレジス
ト４′としては、比較的粘性の高いものを使用するのが
好ましい。また、レジスト４′の膜厚は、第１アルミニ
ウム層３の厚みとほぼ同じとなるようにする。このよう
にして、レジスト４′を形成すると、第１アルミニウム
層３の上隅部近傍におけるレジスト４′の厚みは、他の
部分の厚みより薄くなる。第１図（ａ）はここまでの状
態を示す。

次に、第１アルミニウム層３とレジスト４′とに対する
エツチング速度がほぼ同程度である反応性イオンエツチ
ングを半導体基板１の基板面に対して垂直な方向に行う
。このエツチングにより、レジスト４′が薄く被着して
いた第１アルミニウム層３の上隅部が先に露出して、エ
ツチング除去されてゆく。この第１アルミニウム層３の
上隅部がある程度除去された時点でエツチングを終了す
る。第１図（ｂ）はここまでの状態を示す。まだエツチ
ングが行われなかった部分には、レジスト４′が残って
いる。

続いて、残存したレジスト４′を、酸素プラズマアッシ
ャ−法等によって剥離する。第１図（ｃ）はここまでの
状態を示す。第１アルミニウム層３の上隅部がエツチン
グ除去されテーパがついているため、凹凸が滑らかにな
っている。

この後、プラズマＣＶＤ法によりＳ　Ｉ　Ｏ２を１００
００人程度堆漬し、プラズマＣＶＩ）−８Ｌ　０２層５
を形成する。このとき、第１−アルミニウム層３の凹凸
が滑らかであるため、従来の方法のように空隙部が発生
することがない。さらに、所定箇所にスルーホール１０
を開口し、アルミニウムをスパッタ法によって約１００
００Ａ堆積してパターニングを行い、第２アルミニウム
層６を形成する。第１図（ｄ）はここまでの状態を示す
。

第２アルミニウム層６の下層は、従来の方法によって製
造されたものより平坦化されているため、第２アルミニ
ウム層６の段差部に段切れが生じることがなくなる。

なお、上述の実施例は、二層からなるアルミニウム配線
層を有する半導体装置の製造方法についての実施例であ
るが、本発明は三層以上の配線層を有する半導体装置の
製造方法にも同様に適用できる。また、配線層としては
、アルミニウムだけに限らず、多結晶シリコンを用いる
半導体装置にも本発明を適用できるし、さらに、タング
ステン、モリブデン、チタン、銅、金、あるいはこれら
とシリコンとの化合物（シリサイド）を用いる半導体装
置にも本発明を適用できる。

第２の実施例 第２図は本発明の第２の実施例に係る半導体装置の製造
方法の工程図である。この実施例は、コンタクトホール
の周辺部を滑らかにするために本発明を適用した例であ
る。まず、第２図（ａ）に示すように半導体基板１上に
熱酸化膜７、多結晶シリコン層８、不純物拡散層９を形
成し、これらの上から全面にＣＶ　Ｄ　　Ｓ　ｉＯ２層
２を形成する。

さらに、このＣＶＤ　　５１０２層２の所定箇所にコン
タクトホール１０′およびコンタクトホール１０′を開
口する。この後、レジスト４′を全面に塗布する。この
とき、第２図（ａ）に示すように、コンタクトホール１
０’　、１０’の周辺部におけるレジスト４′の厚みは
他の部分より薄くなる。

ここで、ＣＶ　Ｄ　　Ｓ　ｉ　０２層２とレジスト４′
とに対するエツチング速度がほぼ同じような反応性イオ
ンエツチングを半導体基板１の基板面に対し−１２＝ て垂直な方向から行う。これによって、ＣＶＤ−８Ｌ　
０２層２のコンタクトホール１０’　、１０’周辺部が
除去されてテーパが形成される。そこで、レジスト４′
を除去し、この上にアルミニウム層３を形成すれば、第
２図（ｂ）に示すようにアルミニウム層３は滑らかに形
成され、段切れが生じなくなる。

なお、上述の実施例では、ＣＶ　Ｄ　　Ｓ　ｉＯ２層２
に形成されたコンタクトホールについて、本発明を適用
した実施例であるが、ＳｉＮ層など他の絶縁層に形成さ
れたコンタクトホールについて本発明を適用することも
可能である。また、コンタクトホールについてだけでな
く、一般的な開口部を有する半導体装置の製造方法にも
同様に本発明を適用することができる。たとえば、第３
図は第１の実施例で示した二層からなるアルミニウム配
線層を有する半導体装置の製造方法におけるスルーホー
ル１０について本発明を適用した例である。

この装置では、第１アルミニウム層３の上隅部とスルー
ホール１０の周辺部との両方にテーパが設けられている
。

〔発明の効果〕

以上のとおり、本発明に係る方法によれば、異方性エツ
チングによりパターニングされた配線層の隅部、あるい
は絶縁層に開口されたコンタクトホールの周辺部を除去
し、凹凸を滑らかにするテーパ部を形成するようにした
ため、この上に設けられる絶縁層および配線層が、より
平坦な面に形成されることになり、従来の方法のように
空隙部の発生や、配線層の段切れといった不都合が生じ
なくなり、信頼性の高い半導体装置の製造を行うことが
できるようになる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る半導体装置の製造
方法の工程図、第２図は本発明の第２の実施例に係る半
導体装置の製造方法の工程図、第３図は本発明の第１お
よび第２の実施例に係る方法を適用して製造された半導
体装置の構造図、第′４図は従来の一般的な半導体装置
の製造方法の工程図である。 １・・・半導体基板、２・・・ＣＶＤ−８ｉＯ３層、３
・・・第１アルミニウム層、４．４’　、４’・・・レ
ジスト、５・・・プラズマＣＶ　Ｄ　　Ｓ　ｉ　Ｏ２層
、６・・・第２アルミニウム層、７・・・熱酸化膜、８
・・・多結晶シリコン層、９・・・不純物拡散層、１０
・・・スルーホール、１．０’　、　　１．０’・・・
コンタクトホール、２０・・・空隙部。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の表面にパターニングされた配線層を形
   成する工程と、前記半導体基板および前記配線層の表面
   を覆うように全面に前記配線層とほぼ同じ厚みを有する
   レジストを形成する工程と、前記配線層に対するエッチ
   ング速度と前記レジストに対するエッチング速度とがほ
   ぼ同じであるような異方性エッチングにより、前記半導
   体基板に対してほぼ垂直方向からエッチングを行い、前
   記配線層の隅部の一部がエッチング除去されるまでこの
   エッチングを続ける工程と、前記エッチングの後に残存
   した前記レジストを除去する工程と、前記配線層の上部
   に別な所定層を形成する工程と、を備えることを特徴と
   する半導体装置の製造方法。 ２、異方性エッチングが反応性イオンエッチングである
   ことを特徴とする特許請求の範囲第１項記載の半導体装
   置の製造方法。 ３、配線層の上部に形成される所定層が、絶縁層と別な
   配線層とであることを特徴とする特許請求の範囲第１項
   または第２項記載の半導体装置の製造方法。 ４、配線層が、アルミニウム、多結晶シリコン、ならび
   にタングステン、モリブデン、チタン、銅、金、および
   これらとシリコンとの化合物からなる群から選ばれた少
   なくとも一種からなる材料で形成されていることを特徴
   とする特許請求の範囲第１項乃至第３項のいずれかに記
   載の半導体装置の製造方法。 ５、半導体基板の表面に絶縁層を形成する工程と、前記
   絶縁層の所定箇所に開口部を形成する工程と、前記絶縁
   層の表面を覆うように全面にレジストを形成する工程と
   、前記絶縁層に対するエッチング速度と前記レジストに
   対するエッチング速度とがほぼ同じであるような異方性
   エッチングにより、前記半導体基板に対してほぼ垂直方
   向からエッチングを行い、前記開口部周辺の上部がエッ
   チング除去されるまでこのエッチングを続ける工程と、
   前記エッチングの後に残存した前記レジストを除去する
   工程と、前記絶縁層の上部に別な所定層を形成する工程
   と、を備えることを特徴とする半導体装置の製造方法。 ６、異方性エッチングが反応性イオンエッチングである
   ことを特徴とする特許請求の範囲第５項記載の半導体装
   置の製造方法。 ７、絶縁層の上部に形成される所定層が、配線層である
   ことを特徴とする特許請求の範囲第５項または第６項記
   載の半導体装置の製造方法。