JPH0484422A - 微細な金属配線の形成方法 - Google Patents
微細な金属配線の形成方法Info
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- JPH0484422A JPH0484422A JP19955790A JP19955790A JPH0484422A JP H0484422 A JPH0484422 A JP H0484422A JP 19955790 A JP19955790 A JP 19955790A JP 19955790 A JP19955790 A JP 19955790A JP H0484422 A JPH0484422 A JP H0484422A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メッキ法による金属配線に関し、特に微細化
の要求される超高速バイポーラトランジスタの製造方法
に関する。
の要求される超高速バイポーラトランジスタの製造方法
に関する。
従来、メッキ法を用いた金属配線の形成方法は、パター
ニングされた拡散済ウェノ１−に、バリアメタルを含む
多層導電膜をスパッタ法等により全面に形成した後、パ
ターニングしたホトレジストをマスクとして金属メッキ
により金属メッキ配線を形成する。続いて、上記、ホト
レジストを除去後、ドライエッチ法により、前記金属メ
ッキ配線膜をマスクとして前記多層導電膜を除去し、配
線パターンを形成している。
ニングされた拡散済ウェノ１−に、バリアメタルを含む
多層導電膜をスパッタ法等により全面に形成した後、パ
ターニングしたホトレジストをマスクとして金属メッキ
により金属メッキ配線を形成する。続いて、上記、ホト
レジストを除去後、ドライエッチ法により、前記金属メ
ッキ配線膜をマスクとして前記多層導電膜を除去し、配
線パターンを形成している。
この従来の金属配線パターンの形成方法は、デバイスの
高速化、高性能化による素子寸法の微細化に伴い、スペ
ース部が高アスペクト比となり、反応ガスの入り込み量
等の減少によりエツチング残りが生じ、電極間のショー
ト不良が多発し歩留りの低下をまねく。特に金の場合な
どでは、密着性から下地として白金が用いられるが、白
金はエツチングレートが小さく、微細化に伴い除去が極
めて困難となっている。また、高アスペクト比をさける
ため、金属のメッキ量を下げると配線抵抗の増加をまね
き場合によっては断線も生じる恐九がある。
高速化、高性能化による素子寸法の微細化に伴い、スペ
ース部が高アスペクト比となり、反応ガスの入り込み量
等の減少によりエツチング残りが生じ、電極間のショー
ト不良が多発し歩留りの低下をまねく。特に金の場合な
どでは、密着性から下地として白金が用いられるが、白
金はエツチングレートが小さく、微細化に伴い除去が極
めて困難となっている。また、高アスペクト比をさける
ため、金属のメッキ量を下げると配線抵抗の増加をまね
き場合によっては断線も生じる恐九がある。
本発明は、スパッタ法により多層導電膜を形成する工程
と、メッキ法により前記多層導電膜の上に金属膜を形成
する工程と、ドライエッチ法により前記多層導電膜の一
部を除去する工程において、あらかじめメッキ前に上記
多層導１！膜中でもっともエツチングレートの小さい導
電膜をパターニングしておく工程を有する。
と、メッキ法により前記多層導電膜の上に金属膜を形成
する工程と、ドライエッチ法により前記多層導電膜の一
部を除去する工程において、あらかじめメッキ前に上記
多層導１！膜中でもっともエツチングレートの小さい導
電膜をパターニングしておく工程を有する。
つぎに本発明を実施例により説明する。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの工程順に示した配線を形成するウェハーの断面図で
ある。第１図（ａ）において、パターニングされた拡散
済みのシリコンウェハー１上に、多層導電膜として白金
シリサイド（ＰｔＳｉ）１２、その上にチタン（Ｔ ｉ
）層３．その上にさらに白金（Ｐｔ）層４をスパッタ法
により連続堆積する。続いてエツチングレートの小さい
Ｐｔ層４の上にシリコン窒化膜５を千数百人の厚さに堆
積する。このシリコン窒化膜５の厚さは、Ｐｔとシリコ
ン窒化膜のエツチングレートな勘案し、ｐｔ膜３のエツ
チングとほぼ同時にエツチングが終るように決められる
。つぎに、画像反転型のホトレジスト６を塗布し、さら
にパターニングし、このホトレジストパターン６をマス
クとして、ＣＦ４を用いて、第１図（ｂ）のように、ス
ペース部分のシリコン窒化膜５をエツチング除去する。
めの工程順に示した配線を形成するウェハーの断面図で
ある。第１図（ａ）において、パターニングされた拡散
済みのシリコンウェハー１上に、多層導電膜として白金
シリサイド（ＰｔＳｉ）１２、その上にチタン（Ｔ ｉ
）層３．その上にさらに白金（Ｐｔ）層４をスパッタ法
により連続堆積する。続いてエツチングレートの小さい
Ｐｔ層４の上にシリコン窒化膜５を千数百人の厚さに堆
積する。このシリコン窒化膜５の厚さは、Ｐｔとシリコ
ン窒化膜のエツチングレートな勘案し、ｐｔ膜３のエツ
チングとほぼ同時にエツチングが終るように決められる
。つぎに、画像反転型のホトレジスト６を塗布し、さら
にパターニングし、このホトレジストパターン６をマス
クとして、ＣＦ４を用いて、第１図（ｂ）のように、ス
ペース部分のシリコン窒化膜５をエツチング除去する。
しかる後、同図（Ｃ）のようにホトレジスト６を除去し
、残ったシリコン窒化膜５をマスクとしてＰｔ層４を、
Ｃ２Ｃｌ１ｚガスによりエツチングする。このエツチン
グにより、マスクとしてのシリコン窒化膜パターン５お
よびパターン５のスペース部分のＰｔ層４が共にエツチ
ングされるが、前述のように、スペース部分のＰｔ層４
がエツチング除去されるとほぼ同時にマスクのシリコン
窒化膜も除去されるので、その結果第１図（ｄ）のよう
に、Ｐｔ配線パターン４が残る。つぎに同図（ｅ）のよ
うに、パターニングされたＰｔ層４のスペース部分は高
解像度ポジ型ホトレジストパターン７により埋める。し
かして、ホトレジストパターン７をマスクとして貴金属
、例えば金（Ａｕ）のメッキを行いＡｕメッキ配線パタ
ーン８を形成する。それからホトレジストパターン７を
除去し、Ａｕメッキパターン配線８をマスクとして下地
のＴｉ３およびＰｔＳｉ層２を０２Ｃρ２Ｆ’４にてエ
ツチング除去し、第１図（ｇ）の金属配線を形成する。
、残ったシリコン窒化膜５をマスクとしてＰｔ層４を、
Ｃ２Ｃｌ１ｚガスによりエツチングする。このエツチン
グにより、マスクとしてのシリコン窒化膜パターン５お
よびパターン５のスペース部分のＰｔ層４が共にエツチ
ングされるが、前述のように、スペース部分のＰｔ層４
がエツチング除去されるとほぼ同時にマスクのシリコン
窒化膜も除去されるので、その結果第１図（ｄ）のよう
に、Ｐｔ配線パターン４が残る。つぎに同図（ｅ）のよ
うに、パターニングされたＰｔ層４のスペース部分は高
解像度ポジ型ホトレジストパターン７により埋める。し
かして、ホトレジストパターン７をマスクとして貴金属
、例えば金（Ａｕ）のメッキを行いＡｕメッキ配線パタ
ーン８を形成する。それからホトレジストパターン７を
除去し、Ａｕメッキパターン配線８をマスクとして下地
のＴｉ３およびＰｔＳｉ層２を０２Ｃρ２Ｆ’４にてエ
ツチング除去し、第１図（ｇ）の金属配線を形成する。
第２図は本発明の他の実施例の工程途中のウェハーの断
面図である。
面図である。
第１図（Ｃ）までの工程により、多層導電膜上にシリコ
ン窒化膜５のパターンを形成したウェハーに対し、第２
図のように、ＣＶＤ法によりウェハー全面にボリシリ：
ンかまたはアモルファスシリコン膜９を形成する。続い
て、３００〜５００℃の窒素雰囲気中で７ニールするこ
とにより、シリコン窒化膜５でマスクされた部分以外の
白金（Ｐｔ）をシシサイド化する。これによって、エツ
チングレートが改善され、いっそうの選択比がかせげる
ため、除去が容易となる。つぎに第１図（ｄ）の工程か
ら同様の処理を進めることにより、第１図（ｇ）に示す
金属配線が得られる。
ン窒化膜５のパターンを形成したウェハーに対し、第２
図のように、ＣＶＤ法によりウェハー全面にボリシリ：
ンかまたはアモルファスシリコン膜９を形成する。続い
て、３００〜５００℃の窒素雰囲気中で７ニールするこ
とにより、シリコン窒化膜５でマスクされた部分以外の
白金（Ｐｔ）をシシサイド化する。これによって、エツ
チングレートが改善され、いっそうの選択比がかせげる
ため、除去が容易となる。つぎに第１図（ｄ）の工程か
ら同様の処理を進めることにより、第１図（ｇ）に示す
金属配線が得られる。
なお、上記実施例において、エツチングレートの小さい
Ｐｔのパターニング方法として、シリコン窒化膜をマス
クとしているが、これはシリコン窒化膜に限らず、同程
度のエツチングレートを有する物質、または、既知のエ
ツチングレートを有する物質を低アスベスト比になる範
囲内でマスクになる量堆積しマスクとして用いることも
できる。
Ｐｔのパターニング方法として、シリコン窒化膜をマス
クとしているが、これはシリコン窒化膜に限らず、同程
度のエツチングレートを有する物質、または、既知のエ
ツチングレートを有する物質を低アスベスト比になる範
囲内でマスクになる量堆積しマスクとして用いることも
できる。
また、上記エツチングレートの小さい導電膜を残す部分
上に、シリコン窒化膜またはシリコン酸化膜などのパタ
ーンを形成し、その後、前記導電膜と３００〜５００℃
で反応し、エツチングレートを増大させるような物質を
ＣＶＤ法により全面に堆積し、反応後エツチングレート
差を利用して除去することにより導電膜をパターニング
することもできる。
上に、シリコン窒化膜またはシリコン酸化膜などのパタ
ーンを形成し、その後、前記導電膜と３００〜５００℃
で反応し、エツチングレートを増大させるような物質を
ＣＶＤ法により全面に堆積し、反応後エツチングレート
差を利用して除去することにより導電膜をパターニング
することもできる。
以上説明した様に本発明は、金属のメッキ前にあらかじ
め多層導電膜中でもっともエツチングレートの小さい膜
をパターニングしておくことにより、デバイスの微細化
に対応した金属の微細配線が形成可能となる。これによ
り高歩留りで高性能（超高速）なデバイスが実現できる
。
め多層導電膜中でもっともエツチングレートの小さい膜
をパターニングしておくことにより、デバイスの微細化
に対応した金属の微細配線が形成可能となる。これによ
り高歩留りで高性能（超高速）なデバイスが実現できる
。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めに工程順に示したシリコンウェハーの断面図、第２図
は本発明の他の実施例を説明するための工程途中のシリ
コンウェハーの断面図である。 １・・・・・・シリコンウェハー ２・・・・・・白金
シリサイド（ＰｔＳｉ）、３・・・・・・チタン（Ｔｉ
）層、４・・・・・白金（Ｐｔ）層、５・・・・・・シ
リコン窒化膜、６゜７・・・・・・ホトレジスト、８・
・・・・・金（Ａｕ）メッキ層、９・・・・・・ポリシ
リコン膜。 代理人 弁理士 内 原 晋
めに工程順に示したシリコンウェハーの断面図、第２図
は本発明の他の実施例を説明するための工程途中のシリ
コンウェハーの断面図である。 １・・・・・・シリコンウェハー ２・・・・・・白金
シリサイド（ＰｔＳｉ）、３・・・・・・チタン（Ｔｉ
）層、４・・・・・白金（Ｐｔ）層、５・・・・・・シ
リコン窒化膜、６゜７・・・・・・ホトレジスト、８・
・・・・・金（Ａｕ）メッキ層、９・・・・・・ポリシ
リコン膜。 代理人 弁理士 内 原 晋
Claims (1)
- 半導体ウェハー上に多層導電膜を形成する工程と、前記
多層導電膜上にメッキ法により貴金属膜を形成する工程
とを有する微細な金属配線の形成方法において、前記メ
ッキ法による貴金属膜の形成前に、前記多層導電膜の中
でもっともエッチングレートの小さい導電膜をパターニ
ングしておき、このパターニングされた導電膜上に前記
メッキによる貴金属膜を形成し、この貴金属膜をマスク
として、ドライエッチングにより前記多層導電膜の残り
の導電膜を除去することを特徴とする微細な金属配線の
形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19955790A JPH0484422A (ja) | 1990-07-27 | 1990-07-27 | 微細な金属配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19955790A JPH0484422A (ja) | 1990-07-27 | 1990-07-27 | 微細な金属配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0484422A true JPH0484422A (ja) | 1992-03-17 |
Family
ID=16409807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19955790A Pending JPH0484422A (ja) | 1990-07-27 | 1990-07-27 | 微細な金属配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0484422A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5275973A (en) * | 1993-03-01 | 1994-01-04 | Motorola, Inc. | Method for forming metallization in an integrated circuit |
| KR100374228B1 (ko) * | 2001-03-28 | 2003-03-03 | 주식회사 하이닉스반도체 | 금속배선 형성 방법 |
-
1990
- 1990-07-27 JP JP19955790A patent/JPH0484422A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5275973A (en) * | 1993-03-01 | 1994-01-04 | Motorola, Inc. | Method for forming metallization in an integrated circuit |
| KR100374228B1 (ko) * | 2001-03-28 | 2003-03-03 | 주식회사 하이닉스반도체 | 금속배선 형성 방법 |
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