JPS6197826A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPS6197826A
JPS6197826A JP22002084A JP22002084A JPS6197826A JP S6197826 A JPS6197826 A JP S6197826A JP 22002084 A JP22002084 A JP 22002084A JP 22002084 A JP22002084 A JP 22002084A JP S6197826 A JPS6197826 A JP S6197826A
Authority
JP
Japan
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film
tungsten silicide
photosensitive
contact hole
etching
Prior art date
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Pending
Application number
JP22002084A
Other languages
English (en)
Inventor
Masafumi Shishino
宍野 政文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP22002084A priority Critical patent/JPS6197826A/ja
Publication of JPS6197826A publication Critical patent/JPS6197826A/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268

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  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法、詳しくは半導体集積回
路の製造工程において半導体基板上に形成した金属膜と
この金属膜上に塗布した感光性を等しいエツチング速度
でエツチングを行う方法に関するものである。
従来例の構成とその問題点 半導体集積回路の製造工程において、金属配線層を半導
体基板面に形成した拡散層へ接触させるには、通常絶縁
膜のコンタクトホールを埋める接続子を用いる。従来の
例を、第1図(a)〜(d)に示し、以下説明を行う。
まず、第1図(荀に示すように、シリコン基板1上に拡
散層2を形成した後、シリコン基板1上にCVD法によ
り層間絶縁膜3を形成し、拡散N2への接続穴(コンタ
クトホール)4を形成する。
つぎに、第1図(b)に示すようにスノ仁アタリング法
により高融点金属シリサイド膜6を形成し、続いて感光
性膜6を塗布する。つぎに、四塩化炭素と酸素との混合
体(CCI4+O3)ガスを用い、ドライエツチング法
により感光性膜6と高融点金属シリサイド膜5とのエツ
チング速度が等しい条件にてエツチングを行う。エツチ
ングは第1図(C)に示すように層間絶縁膜3上の高融
点金属シリサイド膜6が除去されるまで行う。最後に、
第1図(d)に示すように、配線形成のため、アルミニ
ウムAl膜7をスパンタリング法により形成する。
しかしながら、上記方法により、微細寸法のコンタクト
ホール部への配線を形成した場合、コンタクトホール部
での接続子として、高融点金属をスパッタ法により形′
成して、高融点シリサイド膜5を形成しているため、コ
ンタクトホールの端は第1図(Al、(C)に示すよう
に膜厚が薄く、コンタクトホール端部の段差を小さくす
ることが困難である。
そのため、有効な配線の平坦化は期待できず、配線の断
線を引き起こす原因となる。コンタクトホールの数が膨
大な超LSIにおいては、信頼性上深刻な問題となる。
発明の目的 本発明は、上記問題点を解決するものであり、微細寸法
のコンタクトホール部での接続の信頼性を高くするとと
もに、配線の平坦化に寄与する。
半導体装置の製造方法を提供するものである。
発明の構成 本発明は、要約するに、半導体基板上に金属膜を形成す
る工程と、前記金属膜上に塗布した感光性膜を形成する
工程と、前記金属膜と前記感光性膜を等しい速度で、ド
ライエツチングする工程をそなえたもので、これにより
、微細寸法のコンタクトホール部において、基板上の拡
散層と、配線と金結ぶ接続子を形成し、コンタクトホー
ル部の平坦化を可能とすると共に、コンタクト部の信頼
性が向上する。
実施例の説明 以下、実施例を用いて、本発明を具体的に詳述する。第
2図(a)〜(Ll()は、本発明を用い、 微細寸法
のコンタクトホール部で、基板上の拡散層と配    
  。
線とを結ぶ接続子を形成し、コンタクトホール部での配
線の平坦化を行う、工程順断面図である。
まず、第2図(−)に示すようにシリコン基板1の面に
n形の拡散層2を形成したのち、このシリコン基板上に
、8000人の層間絶縁膜3を形成し、ドライエツチン
グ法により、コンタクトホール4を形成する。続いて、
減圧CVD法により、タングステンシリサイド膜8を、
ソースガスに、苗−とS I H4との混合体を用いて
形成する。シリコン基板温度は、350〜4oo’C,
反応系内の気圧力は150〜250mTOrrである。
この減圧CVD法によれば、タングステンシリサイド膜
がコンタクトホールの側面にも均等に形成される。
つぎに、第2図(b)に示すように1タングステンシリ
サイド膜8上に、感光性膜6を塗布する。つぎにドライ
エツチング法により、感光性膜6とタングステンシリサ
イド膜8のエツチング速度が等しくなるように、主反応
ガスのCC71! 4 (60CC/1mn )に02
(30−60CC,/m i n )を添加し、感光性
膜6およびタングステンシリサイド膜8をエツチングす
る。第2図(C)に示すように、層間絶縁膜3上のタン
グステンシリサイド膜8が除去されるまでエツチングを
行い、コンタクトホール部に、タングステンシリサイド
膜を残すJつぎに、配線のA4膜7をスパッタ法により
形成し、その後、Al膜7のパターンニングを行う。な
お、CCl4はBCl2におきかえることもできる。
発明の効果 本発明によれば、微細寸法のコンタクトホール部におい
て、基板上に形成して拡散層と配線とを結ぶ接続子を形
成し、コンタクトホール部の平坦化を可能とすると共に
、コンタクト部の信頼性が向上する。そのため、微細化
、高集積化を必要とする超LSIのプロセスへの適用に
極めて有効である。
【図面の簡単な説明】 第1図(a)〜(d)は、従来法により、基板上に形成
した拡散層と配線との接続に際し、コンタクトホール部
を埋める接続子にスパッタ法による高融点金属シリサイ
ド膜を用いた場合の工程順断面図、第2図(a)〜(d
)は、本発明の実施に際し、接続子に減圧CVD法によ
り形成したタングステンシリサイド膜を用いた場合の例
の工程順断面図である。 1・・・・・・シリコン基板、2・・・・・・拡散層、
3・・・・・・層間絶縁膜、4・・・・・・コンタクト
ホール、6・・・・・高融点金属7リサイド、6・・・
・・・感光性膜、7・・・・・・Al膜、8・・・・・
・タングステン7リサイド。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図    4

Claims (3)

    【特許請求の範囲】
  1. (1)半導体基板上の絶縁膜にコンタクトホールを設け
    、全面にCVD法により金属膜を形成する工程と、前記
    金属膜上に感光性膜を塗布する工程と、前記金属膜と前
    記感光性膜とのエッチング速度を等しくして前記感光性
    膜および前記金属膜を順次エッチングする工程とを備え
    たことを特徴とする半導体装置の製造方法。
  2. (2)金属膜が、Al、W、Wのシリサイド、Mo、M
    oのシリサイド、Tiのシリサイドの群から選ばれる特
    許請求の範囲第1項記載の半導体装置の製造方法。
  3. (3)エッチング工程が、CCl_4あるいは、BCl
    _4に酸素を添加した反応性ガスで行なわれる特許請求
    の範囲第1項記載の半導体装置の製造方法。
JP22002084A 1984-10-18 1984-10-18 半導体装置の製造方法 Pending JPS6197826A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62229959A (ja) * 1986-02-28 1987-10-08 ゼネラル・エレクトリツク・カンパニイ 超大規模集積回路の多層金属被膜構造物における層間絶縁体中の通路または接触穴の充填方法
JPS63133550A (ja) * 1986-11-26 1988-06-06 Agency Of Ind Science & Technol 半導体装置の製造方法
JPS63260051A (ja) * 1987-04-16 1988-10-27 Nec Corp 半導体装置
JPH02165630A (ja) * 1988-12-20 1990-06-26 Sanyo Electric Co Ltd 半導体装置の製造方法

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