JPH0669203A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH0669203A JPH0669203A JP21684892A JP21684892A JPH0669203A JP H0669203 A JPH0669203 A JP H0669203A JP 21684892 A JP21684892 A JP 21684892A JP 21684892 A JP21684892 A JP 21684892A JP H0669203 A JPH0669203 A JP H0669203A
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- film
- metal
- atmosphere
- oxidized
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Abstract
(57)【要約】
【目的】 本発明は、半導体素子における銅（Ｃｕ）を
材料とした配線の形成方法に関するもので、その形成過
程（レジストをアッシングするとき）でＣｕが酸化され
て、配線抵抗が増すといった問題点を除去することを目
的とする。 【構成】 前記目的のため本発明は、Ｃｕ配線層２０５
形成（酸化された部分２０７）後、還元性ガス（Ｈ2 な
ど）雰囲気中で熱処理して酸化部２０７を還元し、続い
てその基板を大気にさらすことなく連続して酸化防止の
ための金属膜（例えばＷ）２０８を形成するようにした
ものである。
材料とした配線の形成方法に関するもので、その形成過
程（レジストをアッシングするとき）でＣｕが酸化され
て、配線抵抗が増すといった問題点を除去することを目
的とする。 【構成】 前記目的のため本発明は、Ｃｕ配線層２０５
形成（酸化された部分２０７）後、還元性ガス（Ｈ2 な
ど）雰囲気中で熱処理して酸化部２０７を還元し、続い
てその基板を大気にさらすことなく連続して酸化防止の
ための金属膜（例えばＷ）２０８を形成するようにした
ものである。
Description
【０００１】
【産業上の利用分野】この発明は、半導体素子の製造方
法、特に半導体素子（ＩＣ）における配線形成方法、中
でも銅（Ｃｕ）を配線材として用いるものの形成方法に
関するものである。
法、特に半導体素子（ＩＣ）における配線形成方法、中
でも銅（Ｃｕ）を配線材として用いるものの形成方法に
関するものである。
【０００２】
【従来の技術】半導体素子における従来のＣｕを材料と
する配線形成工程を図２に示す。
する配線形成工程を図２に示す。
【０００３】まず、図２（ａ）に示すように、拡散層等
を有するＩＣ基板１０１上に、絶縁膜１０２（例えばＢ
ＰＳＧ（ボロン・リン・シリケートガラス））をＣＶＤ
（化学的気相成長）法により形成する。その後、スパッ
タ法により、Ｔｉ膜１０３，ＴｉＮ膜１０４，Ｃｕ膜１
０５を堆積する。
を有するＩＣ基板１０１上に、絶縁膜１０２（例えばＢ
ＰＳＧ（ボロン・リン・シリケートガラス））をＣＶＤ
（化学的気相成長）法により形成する。その後、スパッ
タ法により、Ｔｉ膜１０３，ＴｉＮ膜１０４，Ｃｕ膜１
０５を堆積する。
【０００４】次に、図２（ｂ）のように、その上にレジ
スト１０６を塗布し、露光・現像した後に、エッチング
により、配線（１０３、１０４、１０５）をパターニン
グしてエッチングマスクとして用いたレジスト１０６を
除去した後、図２（ｄ）のように、ＣＶＤ法により、３
層積層構造を選択的にＷ膜１０７で被覆し、その上にパ
ッシベーション膜１０８（例えばＳｉＮ）をＣＶＤ法に
より形成し、半導体素子が図２（ｅ）のように完成す
る。
スト１０６を塗布し、露光・現像した後に、エッチング
により、配線（１０３、１０４、１０５）をパターニン
グしてエッチングマスクとして用いたレジスト１０６を
除去した後、図２（ｄ）のように、ＣＶＤ法により、３
層積層構造を選択的にＷ膜１０７で被覆し、その上にパ
ッシベーション膜１０８（例えばＳｉＮ）をＣＶＤ法に
より形成し、半導体素子が図２（ｅ）のように完成す
る。
【０００５】
【発明が解決しようとする課題】しかしながら、Ｃｕは
耐酸化性が低く、２００℃〜３００℃の微量な酸素雰囲
気の熱処理によっても容易に酸化される。そのため、レ
ジストアッシング工程において、時間の経過と共にＣｕ
膜の酸化が進行し、配線抵抗の増大を招き、銅配線の信
頼性が低下するという問題があった。従来技術における
Ｃｕの耐酸化性を向上させるための、別の金属や合金で
被覆する手段では、後の絶縁膜形成時のＣｕの酸化は防
ぐことはできるが、レジストアッシング工程の酸化は防
ぐことはできない。
耐酸化性が低く、２００℃〜３００℃の微量な酸素雰囲
気の熱処理によっても容易に酸化される。そのため、レ
ジストアッシング工程において、時間の経過と共にＣｕ
膜の酸化が進行し、配線抵抗の増大を招き、銅配線の信
頼性が低下するという問題があった。従来技術における
Ｃｕの耐酸化性を向上させるための、別の金属や合金で
被覆する手段では、後の絶縁膜形成時のＣｕの酸化は防
ぐことはできるが、レジストアッシング工程の酸化は防
ぐことはできない。
【０００６】この発明は、以上述べたＣｕ膜等の金属配
線層の酸化により配線抵抗が増大してしまう問題を除去
するために、レジストアッシング後にＨ2 雰囲気中で熱
処理を行なうことにより、酸化した金属配線層を還元し
た後、大気にさらすことなく選択的にメタル膜により金
属配線層の表面を酸化防止膜で被覆することにより、低
抵抗かつ信頼性の高い配線を提供することを目的として
いる。
線層の酸化により配線抵抗が増大してしまう問題を除去
するために、レジストアッシング後にＨ2 雰囲気中で熱
処理を行なうことにより、酸化した金属配線層を還元し
た後、大気にさらすことなく選択的にメタル膜により金
属配線層の表面を酸化防止膜で被覆することにより、低
抵抗かつ信頼性の高い配線を提供することを目的として
いる。
【０００７】
【課題を解決するための手段】この発明は前記目的のた
め、レジストアッシング工程で酸化した金属配線層をメ
タル膜に戻すために、Ｈ2 還元を行ない、その後に酸化
防止用被覆メタル膜の形成を連続して行なうようにした
ものである。
め、レジストアッシング工程で酸化した金属配線層をメ
タル膜に戻すために、Ｈ2 還元を行ない、その後に酸化
防止用被覆メタル膜の形成を連続して行なうようにした
ものである。
【０００８】
【作用】前述したように本発明は、レジストアッシング
工程後に、酸化した金属の還元を行なうため、金属配線
層中の酸素不純物は少なくなり、低抵抗な配線形成が期
待できる。又、ピュアな金属にした後、大気にさらすこ
となく連続的に酸化防止用メタル膜を被覆することによ
り、高信頼性をもつ配線が得られ、耐マイグレーション
耐性にもすぐれた配線構造となる。
工程後に、酸化した金属の還元を行なうため、金属配線
層中の酸素不純物は少なくなり、低抵抗な配線形成が期
待できる。又、ピュアな金属にした後、大気にさらすこ
となく連続的に酸化防止用メタル膜を被覆することによ
り、高信頼性をもつ配線が得られ、耐マイグレーション
耐性にもすぐれた配線構造となる。
【０００９】
【実施例】図１に、本発明の実施例のＣｕ配線形成工程
を示し、以下に説明する。
を示し、以下に説明する。
【００１０】まず、図１（ａ）に示すように、従来同
様、ＩＣ基板２０１上に絶縁膜２０２（例えばＢＰＳ
Ｇ）をＣＶＤ法により形成する。その後、スパッタ法に
より、Ｔｉ膜２０３，ＴｉＮ膜２０４，Ｃｕ膜２０５を
堆積する。
様、ＩＣ基板２０１上に絶縁膜２０２（例えばＢＰＳ
Ｇ）をＣＶＤ法により形成する。その後、スパッタ法に
より、Ｔｉ膜２０３，ＴｉＮ膜２０４，Ｃｕ膜２０５を
堆積する。
【００１１】次に、図１（ｂ）のように、レジスト２０
６を塗布し、露光・現像した後に、これも従来同様、エ
ッチングにより配線（２０３、２０４、２０５）をパタ
ーニングする。
６を塗布し、露光・現像した後に、これも従来同様、エ
ッチングにより配線（２０３、２０４、２０５）をパタ
ーニングする。
【００１２】次いで、図２（ｃ）のように、エッチング
マスクとして用いたレジスト２０６をＯ2 アッシャー及
び剥離剤で除去した（ここでＣｕ膜２０５が酸化され
る）後、Ｈ2 雰囲気中で熱処理を行なう。この時、基板
温度２００〜５００℃，Ｈ2 を流し、チャンバー圧力１
ｍＴｏｒｒ〜５００Ｔｏｒｒ，還元時間１分〜１時間に
て、Ｃｕ膜２０５の酸化した部分２０７を還元する（図
１（ｄ））。
マスクとして用いたレジスト２０６をＯ2 アッシャー及
び剥離剤で除去した（ここでＣｕ膜２０５が酸化され
る）後、Ｈ2 雰囲気中で熱処理を行なう。この時、基板
温度２００〜５００℃，Ｈ2 を流し、チャンバー圧力１
ｍＴｏｒｒ〜５００Ｔｏｒｒ，還元時間１分〜１時間に
て、Ｃｕ膜２０５の酸化した部分２０７を還元する（図
１（ｄ））。
【００１３】この後、図１（ｅ）のように、Ｈ2 還元を
行なったチャンバー（あるいは別のチャンバー）で、大
気にさらすことなく、連続して、選択ＣＶＤ法にて、酸
化防止膜としてＷ２０８で積層構造配線を被覆する。こ
の時、ＣＶＤ条件は、基板温度２００〜３００℃，Ｓｉ
Ｈ4 ／ＷＦ6 流量比＝０．１〜１．０，チャンバー圧力
２ｍＴｏｒｒ〜２Ｔｏｒｒとする。そして、その上に図
１（ｆ）のように、パッシベーション膜２０９をＣＶＤ
法により、形成し、半導体素子が完成する。
行なったチャンバー（あるいは別のチャンバー）で、大
気にさらすことなく、連続して、選択ＣＶＤ法にて、酸
化防止膜としてＷ２０８で積層構造配線を被覆する。こ
の時、ＣＶＤ条件は、基板温度２００〜３００℃，Ｓｉ
Ｈ4 ／ＷＦ6 流量比＝０．１〜１．０，チャンバー圧力
２ｍＴｏｒｒ〜２Ｔｏｒｒとする。そして、その上に図
１（ｆ）のように、パッシベーション膜２０９をＣＶＤ
法により、形成し、半導体素子が完成する。
【００１４】実施例では還元性ガスとしてＨ2 を用いた
が、Ｈ2 を含んだ混合ガス，ＣＯ，（ＣＨ3 ）2 ＮＮＨ
2 などでもかまわない。
が、Ｈ2 を含んだ混合ガス，ＣＯ，（ＣＨ3 ）2 ＮＮＨ
2 などでもかまわない。
【００１５】又、本実施例は２層以上の多層配線形成プ
ロセスにも適用できる。
ロセスにも適用できる。
【００１６】又、実施例では、酸化したＣｕ膜の還元を
行なった後、積層構造配線を選択的にメタル膜で被覆し
ているが、スパッタ法などにより全面にメタル膜を形成
した後に、ホトリソグラフィ、エッチングを行なって被
覆しても良い。
行なった後、積層構造配線を選択的にメタル膜で被覆し
ているが、スパッタ法などにより全面にメタル膜を形成
した後に、ホトリソグラフィ、エッチングを行なって被
覆しても良い。
【００１７】
【発明の効果】以上説明したように本発明によれば、レ
ジストアッシング工程後に酸化した金属の還元を行なう
ようにしたので、金属配線層中の酸素不純物は少なくな
り、低抵抗な配線形成が期待できる。又、酸化を還元し
たピュアな金属にした後、大気にさらすことなく連続的
に酸化防止用メタル膜を被覆することにより、高信頼を
もつ配線が得られ、耐マイグレーション耐性にもすぐれ
た配線構造となる。
ジストアッシング工程後に酸化した金属の還元を行なう
ようにしたので、金属配線層中の酸素不純物は少なくな
り、低抵抗な配線形成が期待できる。又、酸化を還元し
たピュアな金属にした後、大気にさらすことなく連続的
に酸化防止用メタル膜を被覆することにより、高信頼を
もつ配線が得られ、耐マイグレーション耐性にもすぐれ
た配線構造となる。
【図１】本発明の実施例
【図２】従来例
２０１ ＩＣ基板 ２０２ 絶縁膜 ２０３ Ｔｉ膜 ２０４ ＴｉＮ膜 ２０５ Ｃｕ膜 ２０６ レジスト ２０７ 酸化Ｃｕ膜 ２０８ Ｗ膜 ２０９ パッシベーション膜
Claims (1)
- 【請求項１】 金属を配線材料とする半導体素子の配線
形成方法として、 半導体基板上に前記金属を材料とした配線層を形成した
後、その配線層形成に際して生成された前記配線層の酸
化された部分を、還元性ガス雰囲気中で熱処理して前記
酸化部を還元し、続いて該基板を大気にさらすことな
く、前記配線層の上に酸化防止のための金属膜を形成す
るようにしたことを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21684892A JPH0669203A (ja) | 1992-08-14 | 1992-08-14 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21684892A JPH0669203A (ja) | 1992-08-14 | 1992-08-14 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669203A true JPH0669203A (ja) | 1994-03-11 |
Family
ID=16694855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21684892A Pending JPH0669203A (ja) | 1992-08-14 | 1992-08-14 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669203A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6376364B1 (en) | 1998-11-26 | 2002-04-23 | Sharp Kabushiki Kaisha | Method of fabricating semiconductor device |
-
1992
- 1992-08-14 JP JP21684892A patent/JPH0669203A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6376364B1 (en) | 1998-11-26 | 2002-04-23 | Sharp Kabushiki Kaisha | Method of fabricating semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010327 |