JPS6113375B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置内の導体材料の加工によつ
て生じる段差を埋めて平坦な構造を得る方法に関
するものである。

従来、半導体装置では半導体表面上に絶縁膜お
よび金属配線層を形成し、ホトレジ工程によつて
穴あけおよび配線パターン形成を行なつている。
この場合加工工程によつて形成される段差のため
後から被着する絶縁膜の被覆性に関して厳しい問
題が生じることが知られている。たとえば、多層
配線やチツプ保護の目的で金属配線パターン形成
後に絶縁膜形成およびスルーホール形成を行なう
が、段差部分で、多層配線の場合は層間短絡、２
層目金属配線の段切れ、チツプ保護膜形成の場
合、段差部分の被覆不完全による配線金属腐食の
発生などが見られる。

この欠点を解消するために、従来、段差を埋め
て平坦な構造を得るいくつかの提案がなされてき
た。機械的に研摩などを行なうもの、アルミニウ
ムの陽極酸化を利用するなどのほか、最近はリフ
ト・オフを利用した技術が知られている。即ち、
導体配線材料（１μｍ程度）の被着に引続いてリ
フト・オフ用にたとえば酸化アルミニウム
（A1₂O₃）膜を極めて厚く被着する（２μｍ程
度）。これらを同一のパターンでエツチング加工
し、しかる後にCVD法（化学気相成長法）で導
体配線と同程度の厚さの絶縁膜を被着すると、リ
フト・オフ用の膜が極めて厚いためその側面部に
は絶縁膜が殆ど被着しない。従つてスルフアミン
酸溶液でAl₂O₃を除去すればその上の絶縁膜が除
去され、平坦な構造が得られる。（特開昭51−
28780） この方法では側面部に絶縁膜が被着しないため
にはリフト・オフ用の膜を極めて厚く被着する必
要があるため、ホトレジ加工の精度が極めて悪く
なり、ますます高集積、微細パターンを目指して
いる半導体装置の動向と相容れない欠点があつ
た。ちなみに現在のアルミニウム配線は５μｍ
幅、近い将来２μｍ幅ですら常識化しつつある。
リフト・オフ用の膜の厚さを必要な２μｍ程度と
した場合、それをマスクとして配線導体をエツチ
ングする際に生じるアンダーカツト分も考慮する
と、上記の方法はほとんど実行困難である。一般
に現在リフト・オフ用の膜の厚さを１μｍ以上、
近い将来は0.5μｍ以上とすることすら実用価値
がなくなると考えられる。また、クラツクやはが
れを生じないで２μｍの厚さに被着できる材質と
製法は極めて限られており、また可能であつても
相当困難である。例えば公知例のAl₂O₃膜をこれ
もクラツクを生じないで低温CVD法又は陽極酸
化法で被着することは殆ど不可能であることは一
般に知られている。Moなどもはがれを生じるこ
とが知られている。

さて一方、バイポーラ・トランジスタ集積回路
では素子間の分離が最も重要な問題の１つとされ
ており、基板内に絶縁性領域を有する絶縁物分離
法が用いられるようになつてきている。しかし、
従来この絶縁領域の形成のためには一般に熱酸化
法で３μｍ程度の酸化シリコン膜を形成しなけれ
ばならず、エピタキシヤル層近傍の不純物分布が
変化しにくいように比較的低い温度で十時間を越
えるような長時間の酸化を行なう必要があつた。
この工程は単に時間がかかるばかりでなく、どう
してもエピタキシヤル層、埋込み層、および分離
用表面拡散層の濃度分布を変化させてしまうた
め、バイポーラ集積回路の高集積化上、大きな問
題となつていた。従つて半導体基板内に穴あけを
行ない、しかる後に低温形式絶縁膜で穴を埋める
有効な方法の開発が望まれてきた。

本発明は、上述した従来技術の欠点を解消する
ためになされたもので、従来の半導体製造工程に
ただちに適用できる、簡単な方法で半導体チツプ
表面の導電材料の加工によつて生じる段差を平坦
化する方法を提供するものである。

上記の目的を達成するために、本発明において
は、加工すべき表面導電材料上にそのの加工時に
マスクとなり得る材質のリフト・オフ用の層を任
意に薄く被着し、この層と下地材料とを同一のパ
ターンによつて所望の加工を行ない、しかる後に
段差部の側面を含めて全面に切れ目なく絶縁性被
膜を形成し、絶縁性被膜の表面をエツチングする
ことによつて、加工段差の肩の部分のみを選択的
に露出させ、リフト・オフ用の層を適当なエツチ
ング液を用いて側面からエツチング除去し、それ
によつてリフト・オフ層上の絶縁物被膜をはく離
除去する。この場合注意すべきことは、絶縁性被
膜の形成法として、段差形状の悪いことで既に定
評のある低温CVD法を用いて段差部分を露出し
やすくしようとする事は適当でなく、逆に、段差
形状に忠実で見かけの被覆性の良い膜の得られる
方法、とくにスパツタリング法またはプラブマ
CVD（グロー放電）法など放電等を用いて絶縁
性被膜を形成することが望ましい。

すなわち、第１図は下地１（通常酸化シリコン
膜）上に金属配線主材料２および第２層材料３よ
りなる配線パターンが形成されてあり、その上に
CVD法によつて絶縁膜４（通常酸化シリコン膜
またはリンガラス膜）を形成した場合の断面図を
示している。よく知られているように堆積時段差
が入射気相粒子のかげとなり、段差の下の角の部
分に「くびれ」５が出来て、エツチング工程によ
り、配線パターンの段差の下側の部分が露出す
る。この場合図から明らかなように配線パターン
上層２はまだ露出しておらず、確実に露出させよ
うとするとその間にくびれ部分を中心に下地１を
含めて大きな凹凸が形成され、たとえば配線パタ
ーン上層２およびその上に絶縁膜が首尾よく除去
されても、段差部分の凹凸はかなり大きなものと
なつてしまう。２層膜のエツチングでアンダーカ
ツトが生じていると、くびれはさらに強調され、
複雑な段差形状となつてしまう。

本発明の主旨を十全に生かすためには、できる
限りCVD膜のようなくびれを生じない膜を用い
て、第２図のような構造をつくり、エツチングに
よつて段差の肩の部分に向かつて、細いみぞ（亀
裂）６を形成し、このみぞを通して、配線上層３
をエツチング除去し、それによつてその上の絶縁
膜をはく離除去することが望ましい。

このような位置に細いみぞがエツチングにより
形成されることは、被覆性のよいスパツタ絶縁膜
およびプラブマCVD絶縁膜の形成法を開発して
いる間に我々によつて発見されたものであり、従
来広く知られていなかつた。見かけの被覆性がよ
い膜であつても、応力集中などによつて、おそら
く堆積条件にもある程度依存して、膜質の弱い部
分が図の位置にできたすいものと考えられる。こ
の膜質の弱い部分はエツチレートが異常に速いの
が特徴である。これらのことはSEM観察、エツ
チングおよびアルミニウム腐食試験によつてくわ
しく検討確認された。本発明によれば段差部の側
面に接して残留する絶縁膜部分は平坦な形状を保
ち、段差部分に残る凹凸は極めて小さいことに注
意を向けられたい。

以下本発明を実施例により詳しく説明する。

実施例 １ 配線用に広く用いられるデバイス構造は第２図
で下地１が酸化シリコンまたはリンガラスで、金
属配線２は厚さ約1.2μｍのアルミニウムで、場
合によつてシリコン、マンガン、銅などが少量ド
ープされている。これに対してリフト・オフ用の
配線上層３として約0.2μｍのシリコン膜を被着
し、複合層の加工に際してはシリコンのエツチン
グにフレオン（CF₄）を用いたプラブマ加工、ア
ルミニウムのエツチングには化学エツチ液を用い
た。さらに絶縁膜４として酸化シリコンをスパツ
タ法で１〜２μｍ被着した。酸化シリコンのエツ
チング液として広く用いられているNH₄F：HF
＝６：１液によるスパツタ酸化膜のエツチ速度は
約0.15μｍ／minであるが、これに10ないし30秒
浸したところ、断面のSEM観察で段差の肩の部
分に細に溝が形成されていることが確認された。
この溝はエツチング前には形成されていないこと
も確かめられた。さてこのデバイスをCF₄を用い
たプラブマ加工装置に入れたところ、100W入力
でシリコン層３が0.2μｍ／minで側面からエツ
チされ、約25分で10μｍ幅の配線層の上のシリコ
ン及びその上の絶縁層が除去され、アルミニウム
配線が露出した。この間酸化シリコンもわずかな
がらエツチされることが認められたが、その速さ
は知られているように通常シリコンの約20分の１
程度であり、上のエツチ時間では約0.25μｍがエ
ツチされたのみである。このエツチ速度の比はS₁
の被着条件およびプラブマエツチングの条件を選
べばさらに拡大できる。なおアルミニウム等半導
体装置に用いられる多くの金属はプラブマ加工時
ほとんどエツチングされない。

酸化シリコン膜がいくらかプラブマに侵される
ため、段差形状が希望しない酸化シリコンのエツ
チングによつて悪化しないためには上のエツチ時
間は実用的な限界があり、この場合幅の広い配線
パターンや電極パツドのエツチングが完了しな
い。これを防ぐには２つの方法がある。一つは段
差部分から５ないし10μｍ程度内側の部分の絶縁
膜を通常のホトレジ工程によつて第３図に示すよ
うに除去し、しかる後にシリコンのサイドエツチ
を行なう方法である。この場合10μｍ以下位の細
い配線は段差部分の細い溝からのみサイドエツチ
が進行し、太い線ないし電極パツドでは穴あけ部
分からもサイドエツチが進行する。この方法はホ
トレジ工程が１つ余分に必要である。

他の方法としては配線パターンの加工を行なう
ためのマスクにおいて、たとえば第４図に示した
ように、金属配線７内に、たとえば10μｍ間隔に
小さな穴あけパターン８を用意し、金属配線内に
も段差を故意に形成しておく。この方法はデバイ
スの外観は悪くなるが、余分なホトレジ工程が不
用であるが有利である。

上の材料の組合せは配線用に集積回路等で最も
普通に用いられるものであるが、特にアルミニウ
ムの上にシリコンを重ねた構造は、シリコン入り
アルミニウムにかわる配線構造として既に知られ
ている。その場合たとえば１μｍ厚のアルミニウ
ムに対して0.04μｍ程度のシリコンを被着して、
400〜500℃で熱処理するとシリコンがほぼアルミ
ニウムに吸収されてシリコン入りアルミニウムと
なる。この方法はアルミニウム表面のピツク（凹
凸）が少ないといつたメリツトがある。本実施例
はこのような方法と組合わせて行なうのに適して
おり、シリコン層を熱処理工程でなくならない程
度の厚さにしておき、本実施例工程中に熱処理工
程を加えれば、シリコン入りアルミニウムの形成
ならびにデバイス表面の平滑化が同時に達成され
る。

本発明は用いられる材質のエツチレートの関係
も重要な要素であるが、任意に薄いリフト・オフ
用の膜に対して、段差の肩の部分に細いエツチ溝
が形成できることが非常に重要である。エツチン
グで確実に細い溝が段差の肩の部分に生じること
を調べるために、SEM観察のほかに、エツチン
グ後に配線材料の腐食液に浸して段差部からチツ
プ全面で確実に腐食が開始するかどうかをエツチ
ングの時間に対して調べた。第５図はスパツタ法
で酸化シリコン膜を１μｍ厚のアルミニウム配線
パターン上にいろいろの膜厚で被着し、細い溝が
形成されるのに必要なエツチングの時間を調べた
結果を示している。曲線が３本示されてあるの
は、スパツタ雰囲気であるアルゴン圧力
10^-3Torr〜10^-2Torrを変えてみたところ、圧力
が高いほど、エツチングで細い溝ができやすい結
果が得られたことを示している。種々評価した結
果下地段差と極端に違わない厚さの絶縁膜を被着
した場合、１分以内の極めて短時間のエツチング
で細い溝が図の位置に確実に形成されることがわ
かつた。勿論エツチングを行なう前の見かけの被
覆性は良好で、あらかじめ溝は形成されていない
ことも確認した。どちらかと言えば段差形状が急
峻な方が短時間に溝が形成される傾向があるが、
とくに難しい条件はなく、ホトレジ工程は通常程
度の注意を払うだけで十分である。

なお、細い溝は、たとえば絶縁体下地上の導体
配線の段差のように、異種の物質の組合せによつ
て形成されている段差に対してより速く形成さ
れ、SiO₂／SiO₂のように同種物質から成る段差
上にスパツタ絶縁膜を被着した場合は、より多く
の時間がかかることがわかつた。従つて、エツチ
ングの時間を制御することによつて、所望の配線
段差のみに溝を形成し、希望しない他種の段差部
分には溝が形成されないようにすることができ
る。従つて、通常の半導体装置では、とくに細か
いエツチング時間の管理を必要とせずに、所望の
配線段差のみに溝が形成され、半導体装置の希望
しない部分に溝が形成されて装置の機能を害する
ことはない。

スパツタ法以外にも放電を用いた絶縁膜の堆積
法としてプラブマCVD（グロー放電）法があ
る。酸素放電中でテトラエトキシシランを分解す
る方法で酸化シリコンを形成し、エツチングを行
ない、スパツタ法の場合と同様の細い溝の形成が
確認された。プラブマCVD法の場合接着性等の
点でスパツタ法にくらべてやや劣る傾向がある
が、１μｍ内外の膜厚ではクラツクの発生等もな
く、本発明が適用可能である。

放電を用いた絶縁膜の形成法は一般に気相の粒
子のまわり込みが良く、少なくとも見かけは段差
の形状に忠実な膜が得られ、アンダーカツトに起
因するひさしが多少あつても埋める性質がある。
この理由は明確ではないが、プラブマ粒子の入射
による逆スパツタ作用や電界の効果などが関係し
ているように考えられる。

ちなみにアンダーカツトによるひさしは本発明
でもなるべくないことが望ましい。本発明の場合
リフト・オフ用の膜の膜厚は下の導体層に比して
十分薄くてよいから、第６図に示すようにレジス
ト９をマスクとして、リフト・オフ用の層３およ
び導体配線層２をエツチング加工した後、レジス
トを残したまま再びリフト・オフ用の層３をエツ
チングすれば、容易に段差部のひさし状の部分だ
けを除去し、２層構造の段差形状を理想的な第３
図の状態に近づけることができる。

さて、上の実施例では導体および上層材料とし
てAl／Si、絶縁材料としてSiO₂を用いたが、こ
れらの材質の組成は加工の条件が乱されない範囲
で若干の変更が可能なことは当然である。とくに
Al中にSi，Mn，Cuなどが混合されている場合、
上層Si中に微量のリンやボロンがドープされてい
る場合、SiO₂中にリンやボロンがドープされて
いる場合など、半導体装置工程で通常行なわれる
程度の種々の細かい変更点によつて本発明の主旨
はそこなわれない。

段差をうめる絶縁材料としてはSiO₂系が最も
手近かで信頼性の保証された有力な材料である。
広く用いられてあらず、とくに有力なメリツトも
指適されていないが、酸化アルミニウム
（Al₂O₃）を用いることもできる。この場合エツチ
ングにはスルフアミン酸溶液を用いるが、アルミ
ニウムも少し侵されるので、注意が必要である。
窒化シリコンは汚染防止によいが厚くつけるとク
ラツク（われ目）が入るので通常単独では用いら
れない。現在SiO₂単独か、場合によつてSiO₂主
体で他種材料をごく薄くSiO₂の下に敷くか、い
ずれかが特に有効であろう。

さて、導体配線層の上層マスク材としては、配
線材料がアルミニウムの場合、シリコンのほかに
銅（Cu）または銀を用いることができる。すな
わちこれらのエツチング液として硝酸またはフエ
リシアン化カリ、アルミニウムのエツチング液と
してリン酸系の液を用いればよい。モリブデン
（Mo）も硝酸に溶けるので使用できる。この場合
それぞれのエツチング液は互いに他の材質を全く
侵さないので、シリコンを用いる場合よりも加工
は容易である。なお銅または銀をマスク材とでき
る配線材料としてクロム（Cr）等がある。クロ
ムのエツチングは塩酸で行なえばよいからであ
る。銅または銀のかわりに金を用いることもでき
る。金のエツチング液としてはフエリシアン化カ
リが適当である。これらの中で銅はアルミニウム
に添加してマイグレーシヨンを防ぐために用いら
れており、本発明に用いればシリコンの場合と同
様にアルミニウム中に自然にドープされるので有
用性が高い。

リフト・オフ用の膜としてはさらに有機絶縁体
を用いることができる。たとえばポリイミド系の
耐熱性有機絶縁膜が最近実用化されているが、そ
のエツチングには窒素または酸素中でのプラズマ
エツチングが用いられる他、化学エツチではヒド
ラジン系の液が用いられる。この液ではSiO₂，
Si，Al等一般に無機材料はほとんどエツチされな
いから、本発明の目的にかなつている。ここで注
意しなければならないことは、熱処理でエツチ速
度が減少し、相対的にAlの化学エツチ速度が問
題になるおそれがあることである。従つて後工程
であるスパツタないしプラブマCVD工程におけ
る基板温度上昇は極力抑える必要がある。一般的
に300℃程度迄の温度上昇であればほとんど問題
がない。なおスパツタ等のプラブマ雰囲気で有機
材料は装置や条件によつては逆スパツタされ、除
去されるおそれがある。その場合はSOG（スピ
ンオンガラス）などをごく薄く被着してからスパ
ツタするなどの対策を講じればよい。なお、本実
施例におけるライトエツチング前後のSEM観察
による断面図を第８図に示す。第８図ａはライト
エツチング前、第８図ｂはライトエツチング後を
示す。ライトエツチング後のみぞが示されてい
る。

実施例 ２ さて本発明の実施は配線段差の平坦化に限られ
ない。他の重要な目的はバイポーラ集積回路の素
子間分離領域の形成である。第７図は本発明の適
用を示す断面図で、半導体基板１０の上に埋込み
層１１およびエピタキシヤル層１２が形成されて
ある半導体ウエーハ上に、シリコンのエツチング
のマスクとなり得る層（リフト・オフ用の膜でも
ある）１３を被着し、これと基板シリコンとを続
けて加工して（約３μｍの深さに）分離領域１４
の穴あけを行なう。さらにスパツタ法またはプラ
ブマCVD法で絶縁層１５を形成し、10〜60秒の
エツチングで細い溝１６を形成し、されにマスク
層１３をエツチング除去することにより、絶縁膜
１５のマスク層１３上の部分をはく離除去する。

以上の工程で最も重要なのはマスク層１３の材
質の選択であるが、これはシリコンのエツチング
液として普通用いられる弗硝酸またはアルカリ
（たとえばKOH）系の液に溶けない材料であれば
よい。ちなみに我々の実験によれば弗硝酸系の方
が段差形状が急峻になつて、本発明の適用が容易
である。両者に共通のマスク材として、窒化シリ
コン膜は最も使い易い材料である。これはマスク
材として優れている他に、加熱リン酸でエツチン
グできるので、分離領域の絶縁膜に酸化シリコン
を用いた場合、シリコンおよび酸化シリコンはリ
ン酸に溶けないところから、マスク材のエツチン
グが容易である。また銅、銀、金、アルミニウ
ム、またはモリブデン（Mo）もマスク材として
適当である。エツチング液はモリブデン、銅、銀
の場合硝酸またはフエアシアン化カリ、金の場合
はフエリシアン化カリ、そしてシリコンに対して
はアルカリ系のエツチング液またはプラズマ加工
を用いることができる。アルミニウムまたはモリ
ブデンを用いる場合はリン酸系、シリコンにプラ
ズマ加工を適用すればよい。この他少量の酸素を
含んだクロムは弗硝酸に耐えるので用いることが
できる。ポリイミド系の有機物（樹脂）も同様に
用いることができる。なお本実施例はシリコン基
板の加工以外にも、多結晶シリコン配線による段
差の穴うめに関しても応用して適用できることは
当然である。

なお、本実施例の場合、基板内に欠陥が生じな
いためには、絶縁性被膜の被着前に、薄く熱酸化
膜を形成しておくとよい。この場合マスク材とし
ては窒化シリコンが最も適している。

さて、配線材料として現在重要なものにアルミ
ニウムおよびシリコンの他に金（Au）がある。
金は普通金／モリブデン、金／白金またはパラジ
ウム／チタンのように多層として用いられるが、
金が最上層に被着されて膜厚の大部分を占める。
すなわち金が主体の配線であり、他の材質はエツ
チング特性等に若干の注意を払つておけばよい。
金を主体とする配線に対して平坦化を行なう場合
には、金のエツチングは普通フエリシアン化カリ
を用いるから、それに侵されない材質を上層マス
ク材として用いればよいい。すなわち、シリコン
（プラズマ加工）、アルミニウム（リン酸）、モリ
ブデン（リン酸）、ニツケル（塩酸）、マンガン
（塩酸）、クロム（塩酸）、またはポリイミド系の
有機化合物などが用いられる。ここで、かつこの
中はそれぞれの材質の代表的なエツチング液また
は方法を示している。なお金はSiO₂との密着性
が悪いので、段差をうめる絶縁膜としてSiO₂を
被着する前に、薄く窒化シリコン膜を被着してお
くとよい。

実施例 ３ 実施例１と同様にしてアルミニウム配線層およ
びリフト・オフ用のSi層３を形成し、エツチング
でパターンを形成した後、その上に、絶縁膜４と
して酸化シリコン膜をSiH₄とN₂Oの混合ガスを用
いたプラズマCVD法により形成した。この時、
基板を400℃に加熱した。また、酸化シリコン膜
の膜厚は１〜２μｍとした。

この酸化シリコン膜を実施例１と同様に
NH₄F：HF＝６：１のエツチング液を用いて10
〜30秒間の軽いエツチングを行つた後、実施例と
同様に、プラズマ加工装置によりSi層３をエツチ
ングし、その上の絶縁膜４の部分を除去し、実施
例１と同様の結果を得た。

なお、本実施例におけるSEM観察による断面
図を第９図に示す。第９図ａはライトエツチング
前、第９図ｂはライトエツチング（20秒間）後そ
して第９図ｃはリフトオフ後をそれぞれ示してい
る。

実施例 ４ 本発明をMOS集積回路の素子間分離領域の形
成に実施した例を第７図（たゞし、MOS型のた
めエピタキシヤル層１２は形成しない）を用いて
説明する。

半導体基板１０の上に、埋込み層１１を形成し
た半導体ウエハ上にシリコンのエツチングのマス
クとなり得る層（リフト・オフ用膜ともなる）１
３としてアルミニウム層を被着、これにパターン
を形成した後、これをマスクとして基板シリコン
に達する分離領域１４の穴（深さ約３μｍ）をあ
け、続いて、SiH₄，NH₃およびN₂からなる混合ガ
スを用いたプラズマCVD法により、絶縁膜１５
として窒化シリコン膜（SiH）を全面に形成し
た。次に実施例１と同様のエツチング液で10〜60
秒間のライトエツチングを行つて細い溝１６を形
成した後、マスク層１３をエツチング除去するこ
とにより、その上の絶縁層１５の部分をはく離除
去し、平坦な面を形成した。

このように本発明によれば、半導体装置で広く
用いられる主要な導電材料である、アルミニウ
ム、シリコン、および金の加工によつて形成され
る段差を緻密な無機材質で埋めて、平坦な構造を
得ることが極めて容易である。必要に応じて他種
導体に、本発明の主旨を適用できることも明白で
ある。

【図面の簡単な説明】

第１図は従来の半導体製造工程による配線段差
の形状を示す断面図、第２図および第７図は本発
明による製造工程を説明するための断面図、第
３，４および６図は本発明による製造工程の改良
された方法を示す図、第５図は段差の肩の部分に
細い溝を生ずるエツチングの条件を示す図であ
る。また、第８図および９図は本願発明になる試
料のSEM観察による写真である。

Claims (1)

1. 【特許請求の範囲】 １ エツチング加工すべき下地材料を有する半導
   体基板上に、リフト・オフ用の層を被着する工程
   と、前記リフト・オフ用の層および前記下地材料
   を同一のパターンで所望の深さにエツチング加工
   する工程と、エツチング加工によつて形成された
   段差の側面を含めて全面に絶縁性被膜をプラブマ
   CVD法もしくはスパツタリング法により被着す
   る工程と前記絶縁性被膜をライトエツチング加工
   することによつて、該絶縁性被膜のリフト・オフ
   用の層の側面に対応する位置にみぞを形成する工
   程、前記リフト・オフ用の層をエツチング除去す
   ることによつて前記みぞを境界として、前記リフ
   ト・オフ用の層の上にある前記絶縁性被膜を除去
   する工程とを具備することを特徴とする半導体装
   置の製造方法。 ２ 上記下地材料を表面導電材料とする特許請求
   の範囲第１項に記載の半導体装置の製造方法。 ３ 上記下地材料を半導体装置を形成する材料と
   することを特徴とする特許請求の範囲第１項に記
   載の半導体装置の製造方法。 ４ 上記絶縁性被膜を被着する工程を放電を利用
   した成膜技術によることを特徴とする特許請求の
   範囲第１項に記載の半導体装置の製造方法。