JPH11354466A - 接点用開口を有する半導体基板に接点を形成する方法 - Google Patents

接点用開口を有する半導体基板に接点を形成する方法

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JPH11354466A
JPH11354466A JP11153701A JP15370199A JPH11354466A JP H11354466 A JPH11354466 A JP H11354466A JP 11153701 A JP11153701 A JP 11153701A JP 15370199 A JP15370199 A JP 15370199A JP H11354466 A JPH11354466 A JP H11354466A
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titanium
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Mansain Marchant Seyresh
マンサイン マーチャント セイレッシュ
Nyuenfu Bain
ニュエンフ バイン
O Minzeokku
オー ミンゼオック
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    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric

Abstract

(57)【要約】 【課題】 半導体基板に良質な接点用プラグを形成する
方法を提供する。 【解決手段】 本発明の導体基板に接点を形成する方法
は、半導体基板の一部と、半導体基板に形成された接点
用開口内にバリア層４１４、４１５を堆積するステップ
と、前記接点用開口内のバリア層内に接点用金属４３５
を堆積するステップと、前記半導体基板から前記接点用
金属の部分とバリア層を除去し、前記接点用開口内に接
点プラグを形成するステップと、前記接点プラグを前記
バリア層をアニールするのに十分な温度に加熱するステ
ップとを有することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、接点用プラグの形
成方法に関し、特に集積回路デバイス内にタングステン
（Ｗ）製の接点用プラグの形成方法に関する。
【０００２】
【従来の技術】半導体ウェハ上に集積回路を形成するに
は、接点用開口のような正確に制御された開口を形成
し、その後この開口を導電性金属で充填して素子を相互
接続し、ＶＬＳＩ，ＵＬＳＩ等を形成している。このよ
うな開口を規定し形成する方法は当業者に公知である。
より高速でよりパワフルな集積回路への市場の需要によ
り、１ｃｍ２ あたり実挿されるデバイスの数が大幅に
増加している、即ち能動素子を高密度にパッケージする
ことが必要となっている。
【０００３】このように実装密度が増加することは、さ
らに複雑な回路を相互接続することが以前よりも増して
小さな寸法で行われなければならないことを意味してい
る。かくして接点のアスペクト比（即ち開口の直径に対
する深さの比率）は、１：１から２：１のオーダーから
０．２５ミクロンのデバイス用の３：１から５：１の比
率にまで増加している。
【０００４】従来はアルミ（Ａｌ）がバリア層上の接点
用開口内に堆積され接点を形成している。しかしある種
の製造プロセスにおいては、特にＣＭＯＳおよびバイポ
ーラ半導体に用いられるプロセスにおいては、チタン／
窒化チタン（Ｔｉ／ＴｉＮ製接着／バリア層に対し、タ
ングステン（Ｗ）が堆積されている接点用開口が用いら
れている。
【０００５】このような接着／バリア層が必要とされる
理由は、誘電体層（例えばボロフォスシリケートガラス
（borophosphosilicate glass ＝ＢＰＳＧ），二酸化シ
リコン，熱酸化物，プラズマ強化酸化物，窒化シリコン
等）に対する、ＣＶＤ法により形成されるタングステン
（Ｗ）の接着力は極めて弱いからである。しかし、タン
グステン（Ｗ）は、ＴｉＮにはよく接着し、そしてこの
ＴｉＮがＴｉに良好に接着しそしてこのＴｉが上記の誘
電体層に良好に接着することは公知である。ＣＶＤ法に
よるタングステン（Ｗ）を基板に良好に接着させる方法
は、チタン（Ｔｉ）層と窒化チタン（ＴｉＮ）層を誘電
体層とタングステン（Ｗ）製のプラグの間に介在させる
ことにより達成できる。
【０００６】図１Ａには、従来の半導体ウェハ１００の
誘電体層１０１内に形成された接点用開口１１０の断面
図が示されている。この接点用開口１１０は通常円筒状
の形状をしているが、誘電体層１０１内にリム１１１と
底部１１２と側面壁１１３とを有する。接点用開口１１
０の底部１１２の下には、接点用表面１２２を有する能
動素子１２０が存在している。
【０００７】形成されるべきタングステン（Ｗ）製のプ
ラグと能動素子１２０との間に電気的接続を確立するた
めに、接点用プラグの底部１１２は能動素子１２０の接
点用表面１２２と実際に接触している。この能動素子１
２０は従来の半導体デバイスのソース，ドレインまたは
ゲートである。次の層が堆積されるべき表面は、接点用
表面１２２と側面壁１１３に加えて誘電体層１０１の表
面１０３を有する。
【０００８】接点用開口１１０を誘電体層１０１内に従
来のプロセスで形成した後、プロセスは表面１０３と底
部１１２と側面壁１１３の上にＴｉ／ＴｉＮの接着／バ
リア層を堆積する。フィールド層の厚さ１１６ａを有す
るチタン（Ｔｉ）層１１４を接点用表面１２２と側面壁
１１３と表面１０３の上にＰＶＤ法により堆積するが、
これは半導体製造で用いられる従来の絶縁層となるもの
である。次にフィールド層の厚さ１１６ｂを有する窒化
チタン（ＴｉＮ）層１１５をチタン（Ｔｉ）層１１４の
上にＰＶＤ法により堆積する。接触抵抗を改善するため
に接点用表面１２２のＴｉ／ＴｉＮのカバレッジはＰＶ
Ｄの実行中にコリメーション技術を用いて達成される。
【０００９】一実施例においては、表面１０３上のチタ
ン（Ｔｉ）層／窒化チタン（ＴｉＮ）層１１４、１１５
の全体厚さ１１６は７５ｎｍから１５０ｎｍである。図
１Ａに示すように、接点用開口１１０のリム１１１近傍
のチタン（Ｔｉ）層／窒化チタン（ＴｉＮ）層１１４，
１１５は、チタン（Ｔｉ）層／窒化チタン（ＴｉＮ）層
１１４，１１５の他の部分に比較すると極めて薄い。こ
のウェハの表面１０３，１１３，１２２の形状が一定で
ないために、ＰＶＤのプロセスは、誘電体層１０１の最
上部で露出した表面１０３上では接点用表面１２２また
は側面壁１１３の上よりはより多くのＴｉ／ＴｉＮが堆
積する。そのため露出した誘電体の表面１０３上の全体
厚さ１１６は１００ｎｍで、接点用表面１２２上のＴｉ
／窒化チタン（ＴｉＮ）層の厚さ１１７は２０ｎｍとな
る。
【００１０】コリメートしたＰＶＤプロセスの結果、接
点用開口１１０の側面壁１１３は５ｎｍから１０ｎｍの
Ｔｉ／窒化チタン（ＴｉＮ）層の厚さ１１８を必要とす
る。そのためチタン（Ｔｉ）層１１４および窒化チタン
（ＴｉＮ）層１１５を堆積するＰＶＤプロセスは、全体
厚さ１１６の約２０％の接点プラグ底部の厚さ１１７と
なるが、一方接点プラグの壁厚さ１１８は、全体厚さ１
１６の５％−１０％である。このようにコーティングさ
れた基板は、その後選択的事項として急速熱アニール
（rapid thermal anneal＝ＲＴＡ）の処理がなされる。
その後硅化タングステン（Ｗ）の核、即ちシード（種）
層が低圧でＷＦ６ のシランの還元により形成される。
【００１１】窒化チタン（ＴｉＮ）層の堆積後、製造プ
ロセスは、接点用開口１１０内の残ったボイドを充填す
るタングステン（Ｗ）層のＣＶＤ堆積が行われる。ＣＶ
Ｄによるタングステン（Ｗ）堆積は、通常のプロセスで
用いられるが、ＷＦ６ を使用し、露出した表面をフッ
素ガス（fluorine gas）とフッ化水素酸(hydrofluoric
acid)にさらすことにより行われる。図１Ｂを次に参照
すると、フッ素ガス（fluorine gas）の窒化チタン（Ｔ
ｉＮ）層１１５内のピンホール 欠陥内への拡散、特に
窒化チタン（ＴｉＮ）層１１５が最も薄い接点プラグの
リム１１１での拡散によりフッ化チタンの形成を引き起
こすフッ素とチタンとの反応が行われる。
【００１２】フッ化チタン（titanium fluoride） の形
成により、窒化チタン（ＴｉＮ）層１１５とチタン（Ｔ
ｉ）層１１４とを分離し、そして欠陥部１１９が形成さ
れる。これに関しては、M. Rutten, et al著のProceedi
ngs of the Conference on Advanced Metalization for
ULSI Applications, Murray Hill, October 19, 1991,
pages 277 to 283, Materials Research Society に記
載されている。
【００１３】この場合ＴｉＮは剥かれて（peels bac
k）、後続の堆積プロセスの間タングステン（Ｗ）が形
成される周囲に不規則な核１３０(irregular nuclei)が
形成される。したがって、窒化チタン（ＴｉＮ）層の欠
陥部１１９により、接点用開口１１０内あるいは表面１
０３上のタングステン（Ｗ）堆積に比較すると、欠陥の
位置での過剰のタングステン（Ｗ）成長部１３５が成長
する。その噴出形状故に過剰なタングステン（Ｗ）成長
部１３５は、通常ボルケーノ(volcanoe)として知られて
いる。
【００１４】図１Ｂと共に図２を参照すると、同図はサ
ブミクロンである０．２５ミクロンの集積回路の誘電体
層２０１内に形成された従来の大きなアスペクト比の接
点用開口２１０を表す断面図が示されている。従来のプ
ロセスは、アスペクト比が小さい接点用開口内にタング
ス（Ｗ）製プラグを形成している。窒化チタン（Ｔｉ
Ｎ）層の欠陥部１１９と、噴火口であるタングステン
（Ｗ）の過剰成長部１３５の形成を阻止するために、ア
スペクト比の大きな接点は、所望の接点用プラグの底部
の厚さ２１７を達成するためには、ＴｉＮのフィールド
厚さ２１６ｂが大きくなる必要がある、即ち７５ｎｍ以
上となる必要がある。
【００１５】このＴｉＮフィルム２１５を厚くすること
は、内在的なストレスを大きくし、特にＴｉＮが低温で
堆積したりあるいはコリメートされた時には著しい。急
速熱アニール（ＲＴＡ）の熱応力と組合わさると、窒化
チタン（ＴｉＮ）層２１５の内在的な応力はアニール処
理されたときにマイクロレベルでのクラック２１８を形
成する可能性が高くなる。これらのクラックにより前記
したようにタングステン（Ｗ）の成長のさらに核の核形
成が引き起こされる。最悪の場合高い応力によりＴｉ／
ＴｉＮスタックの層分離化２１９とＷプラグの接着力不
足、そして最終的にはデバイスの欠陥を引き起こすこと
になる。
【００１６】しかし、窒化チタン（ＴｉＮ）層２１５内
の小さなピンホールをシールするために、上記の使用例
以上にＲＴＡはチタン／誘電体の界面２２２に硅化チタ
ン（ＴｉＳｉx）が形成されるという非常に好ましい効
果を有する。硅化チタンが存在することにより接点用ウ
ィンドウ２１０内での接触抵抗を改善することは知られ
ている。
【００１７】
【発明が解決しようとする課題】したがって本発明の目
的は、窒化チタン（ＴｉＮ）層の欠陥を引き起こすこと
なく、ＲＴＡにより提供される接点用ウィンドウ内の接
触抵抗を改善するようなタングステン（Ｗ）製のプラグ
の製造方法を提供することである。
【００１８】
【課題を解決するための手段】本発明は、例えば誘電体
製の半導体基板内に接点用プラグを形成するプロセスを
提供する。本発明の一実施例によれば、本発明の方法は
接点用開口内および半導体基板の少なくとも一部にバリ
ア層を堆積するプロセスを含む。本発明の一実施例にお
いては、このバリア層は異なる材料の２つの層を含む。
例えば、本発明のバリア層は、チタン（Ｔｉ）層とその
上に堆積された窒化チタン（ＴｉＮ）層とを含む。しか
し、別の材料のバリア層も当業者には公知である。さら
にまた本発明の一実施例においては、このバリア層は、
公知のＰＶＤプロセスにより堆積される。
【００１９】デザインパラメータが小さくなるにつれ
て、接点用開口のアスペクト比は大きくなる。例えば、
サブミクロンの０．５μｍの技術においては、アスペク
ト比は３：１から５：１の範囲内にある。アスペクト比
がこのように増加すると、無欠陥で接点金属の堆積を行
うためには７５ｎｍ以上のバリア層の厚さが必要とな
る。基板の上部のバリア層の厚さであるフィールド厚さ
は、接点用開口内のバリア層の十分な厚さの堆積を行う
ために必要となる。通常接点用開口内のバリア層の厚さ
は、フィールド厚さの５〜２０％の範囲内にある。例え
ば、フィールド厚さが約１００ｎｍの場合には、接点開
口内のバリア層の厚さは５ｎｍ〜２０ｎｍの範囲内にあ
る。
【００２０】本発明の方法は、さらにタングステン
（Ｗ）あるいは他の適宜の材料のような接点用金属を接
点用開口内のバリア層の上に堆積し、このバリア層の大
部分と接点金属をフィールド領域内の半導体基板から除
去して、接点例えば接点プラグを形成する。本発明の一
実施例においては、この接点金属はＣＶＤ法により堆積
され、フィールド領域を含むバリア層の除去が行われ、
そして接点金属が導通する。本発明の一実施例において
は、この除去は従来の化学／機械除去プロセスおよび平
面化プロセスにより行われる。
【００２１】しかし、別法としてこの除去は反応性イオ
ンエッチングプロセスにより行うことも可能である。一
般的にバリア層と接点金属を基板上部のフィールド領域
から全体的に除去するが、多くのプロセスにおいてはこ
の全体的な除去が好ましい。実際この除去プロセスは、
接点用開口が形成され、バリア層と接点金属の完全な除
去が確実に行われるようにし、このため除去は誘電体材
料にも若干進む。しかし本発明によれば、これらの材料
のうちの１つ材料は、全体的な除去が完了しない場合に
はわずかに残る。
【００２２】接点用プラグの形成後、この接点用プラグ
はバリア層と接点金属とを含み、それらはバリア層をア
ニールするのに十分な温度に加熱される。ある実施例に
おいては、このプロセスは、デバイスを６００℃〜７５
０℃の範囲で５秒〜６０秒間加熱する急速熱アニールプ
ロセスで処理される。そのため、本発明の一実施例にお
いては、接点用プラグ内の欠陥は、バリア層のフィール
ド部分が除去され、接点用プラグが形成された後、この
バリア層をアニールすると、接点プラグ内の欠陥が少な
くなることが分かる。
【００２３】
【発明の実施の形態】図３には本発明により金属接点プ
ラグを形成するステップを表すフローチャートを示す。
本発明のプロセスは、ステップ３００で開始される。ス
テップ３１０においては、接点ホールが基板の誘電体層
に形成され、半導体デバイスの能動素子の一部が露出す
る。次にステップ３２０においては、チタン（Ｔｉ）層
が半導体ウェハの露出した表面上にＰＶＤ法により堆積
される。ステップ３３０においては、窒化チタン（Ｔｉ
Ｎ）層が露出したチタン（Ｔｉ）層表面上にＰＶＤ法に
より堆積される。
【００２４】本発明の一実施例においては、このＰＶＤ
はＴｉ／ＴｉＮフィルムのコリメーション（collimatio
n） により行われる。このコリメーション技術は当業者
に公知であり、コリメーション堆積を行うさまざまな方
法は公知である。次のステップ３４０においては、タン
グステン（Ｗ）がＣＶＤ法により半導体ウェハの露出し
た表面上に堆積される。ステップ３５０においては、ウ
ェハの化学機械平面化が行われ、タングステン（Ｗ）層
と窒化チタン（ＴｉＮ）層とチタン（Ｔｉ）層が誘電体
層の位置まで除去される。
【００２５】ステップ３６０においては、このウェハに
高速熱アニール処理を施す。次にステップ３７０におい
ては、相互接続層が能動素子を接続するために堆積され
る。この本発明の方法はステップ３８０で終了する。ス
テップ３７０は本発明を実施するために必ずしも必要な
ものではなく、ただ主要な半導体製造ステップを表すた
めに示したものに過ぎない。
【００２６】図４には本発明の方法により形成されたタ
ングステン（Ｗ）製のプラグを具備するアスペクト比の
大きな素子を示す。タングステン（Ｗ）プラグ４３０が
接点用開口４１０内にＣＶＤ法により形成される。この
タングステン（Ｗ）プラグ４３０は、窒化チタン（Ｔｉ
Ｎ）層４１５とチタン（Ｔｉ）層４１４の上部に形成さ
れたタングステン（Ｗ）層４３５と連続しているもので
ある。ウェハ４００は次に図３のステップ３５０にした
がって化学／機械平面化が行われる。本明細書において
は、化学／機械平面化プロセスを例に上げて説明したが
他の除去プロセス、例えば反応性イオンエッチングプロ
セスを用いて接点金属とバリア層を除去することもでき
る。
【００２７】本発明のプロセスにおけるこの時点で、図
２の接点用開口２１０と接点用開口４１０とが異なる理
由は、本発明の接点用開口４１０が従来のプロセスの高
速熱アニール処理が施されていない点である。従来のプ
ロセスにおいては、図２の接点用開口２１０はＴｉ／Ｔ
ｉＮフィルムの堆積直後に高速熱アニールを施し、これ
による損傷を受けている。前述したようにフッ化チタン
（titanium fluoride） が形成されるために、窒化チタ
ン（ＴｉＮ）層１１５とチタン（Ｔｉ）層１１４との分
離は、高速熱アニールプロセスの間発生する。そしてこ
の分離により接点内に構造的な欠陥が形成される。本発
明によるプロセスは、高速熱アニールは接点形成プロセ
スよりも遥か後まで行われない点で従来のプロセスとは
全く異なるものである。
【００２８】次に図５を参照する。同図には化学機械平
面化プロセスの後の図４のウェハを示す。ステップ３５
０の間、タングステン（Ｗ）層４３５と窒化チタン（Ｔ
ｉＮ）層４１５とチタン（Ｔｉ）層４１４は化学的に腐
食され、チタン（Ｔｉ）層４１４の全てが除去されるま
で化学機械平面化プロセスの間剥離（研磨）による機械
的な除去が行われる。かくして個体のタングステン
（Ｗ）プラグ４３０は、ウェハ４００の最上部層５３０
から能動素子５２０の接点表面５２２に到達する。この
ウェハ４００を次に図３のステップ３６０にしたがって
高速熱アニール処理がされる。
【００２９】次に図６を参照すると、同図には化学機械
平面化プロセス後の図４のウェハの上面図が示されてい
る。図５のウェハ４００は、図３のステップ３６０にし
たがって高速熱アニール処理が施される。このアニール
プロセスの処理時間と温度は、従来の高速熱アニール
（ＲＴＡ）プロセスに従うものである。本発明の一実施
例においては、この高速熱アニールは、温度が６００℃
〜７００℃の範囲でその加熱時間は５秒〜６０秒の間で
ある。
【００３０】図６に示すようにタングステン（Ｗ）プラ
グ４３０は窒化チタン（ＴｉＮ）層４１５とチタン（Ｔ
ｉ）層４１４に包囲されている。窒化チタン（ＴｉＮ）
層４１５の露出した領域は、この製造状態では大幅に小
さくなっている。このＴｉＮは非常に薄く元のフィール
ド層の厚さの５−２０％である。これは元のフィールド
層の厚さのほんの一部であるために、この薄い層である
窒化チタン（ＴｉＮ）層４１５はＷプラグ４３０が形成
された後、高速熱アニール（ＲＴＡ）を用いてアニール
処理されるが、窒化チタン（ＴｉＮ）層４１５のクラッ
ク（ひび割れ）は接点内には見いだされなかった。
【００３１】かくして本発明の一実施例によれば、本発
明の方法は、高速熱アニール（ＲＴＡ）はＣＭＰ（化学
機械平面化処理）によるＷ／ＴｉＮ／Ｔｉ層の除去の後
に行われ、このため窒化チタン（ＴｉＮ）層４１５の環
状の断面への露出は最少となる。そのため窒化チタン
（ＴｉＮ）層４１５のひび割れが回避できる。高速熱ア
ニール処理を行うことにより珪化チタンがチタン（Ｔ
ｉ）層４１４と半導体デバイスの能動素子との反応によ
り接点表面５２２に形成される。
【００３２】ＲＴＡプロセスの間フィールド厚さのわず
かな部分のみが現れるだけであるため、接点表面５２２
における高速熱アニールによるＴｉＳｉxの生成される
利点があり、これはＲＴＡの間より厚いフィールド厚さ
の従来のプロセスによる悪影響を回避しながら行うこと
ができる。そのため本発明の方法は、接着／バリア層に
欠陥が形成されることなく無欠陥の接点の製造が可能と
なる。
【００３３】
【発明の効果】以上述べたように請求項１に記載した本
発明の方法により接点用開口を有する半導体基板内に良
質な接点用プラグの形成が可能となる。
【図面の簡単な説明】
【図１】従来技術を用いてタングステン（Ｗ）製のプラ
グを形成する第１ステップ（Ａ）と第２ステップ（Ｂ）
時の半導体構造を表す断面図
【図２】サブミクロンである０．２５ミクロンの集積回
路の誘電体層の中に形成された従来のアスペクト比の大
きな接点用開口を示す断面図
【図３】本発明により金属接点プラグを形成するステッ
プを表すフローチャート図
【図４】本発明によりタングステン（Ｗ）製のプラグが
形成されたアスペクト比の大きな接点用開口を表す断面
図
【図５】化学機械的平面化処理の後の図４のウェハを表
す断面図
【図６】化学機械的平面化処理の後の図４のウェハを表
す上面図
【符号の説明】
１００ 半導体ウェハ １０１，２０１，４０１ 誘電体層 １０３，２２２ 表面 １１０，２１０，４１０ 接点用開口 １１１ リム １１２ 底部 １１３ 側面壁 １１４，２１４，４１４ チタン（Ｔｉ）層 １１５，２１５，４１５ 窒化チタン（ＴｉＮ）層 １１６，２１６ 全体厚さ １１６ａ，１１６ｂ フィールド層の厚さ １１７，２１７ 接点用プラグの底部の厚さ １１８ 接点用プラグの側面壁厚さ １１９ 欠陥部 １２０，５２０ 能動素子 １２２，５２２ 接点用表面 １３０ 不規則核 １３５ タングステン（Ｗ）の過剰成長部 ２１８ クラック ２１９ 層分離化 ４００ ウェハ ４３０ タングステン（Ｗ）プラグ ４３５ タングステン（Ｗ）層 ５３０ 最上部層 ３００ 開始 ３１０ ＳＣデバイスの能動素子を露出するために誘電
体層内に接点用ホールを形成する ３２０ 誘電体層の上にチタン（Ｔｉ）層をＰＶＤで形
成する ３３０ チタン（Ｔｉ）層の上に窒化チタン（ＴｉＮ）
層をＰＶＤで形成する ３４０ タングステン（Ｗ）層をＣＶＤで形成する ３５０ ＣＭＰによりウェハ表面からタングステン
（Ｗ）層と窒化チタン（ＴｉＮ）層とチタン（Ｔｉ）層
を除去する ３６０ ウェハを急速熱アニールする ３７０ 相互接続層を堆積する ３８０ 終了
フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 バイン ニュエンフ アメリカ合衆国，32837 フロリダ，オー ランド，モンロナ ドライブ 3725 (72)発明者 ミンゼオック オー アメリカ合衆国，32836 フロリダ，オー ランド，リンデンハースト ドライブ 7524

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 （Ａ） 半導体基板の一部と、半導体基
    板に形成された接点用開口（４１０）内にバリア層（４
    １４，４１５）を堆積するステップと、 （Ｂ） 前記接点用開口（４１０）内のバリア層内に接
    点用金属（４３５）を堆積するステップと、 （Ｃ） 前記半導体基板から前記接点用金属の部分とバ
    リア層を除去し、前記接点用開口内に接点プラグを形成
    するステップと、 （Ｄ） 前記接点プラグを前記バリア層をアニールする
    のに十分な温度に加熱するステップとを有することを特
    徴とする接点用開口を有する半導体基板に接点を形成す
    る方法。
  2. 【請求項２】 前記（Ａ）のステップは、 チタン（Ｔｉ）層を堆積するステップと、 前記チタン（Ｔｉ）層の上に窒化チタン（ＴｉＮ）層を
    堆積するステップとを有することを特徴とする請求項１
    記載の方法。
  3. 【請求項３】 前記チタン（Ｔｉ）層と、窒化チタン
    （ＴｉＮ）層の堆積はＰＶＤ法により行うことを特徴と
    する請求項２記載の方法。
  4. 【請求項４】 前記（Ａ）のステップは、前記誘電体層
    内に形成され、そのアスペクト比が３：１から５：１の
    範囲内にある接点用開口内にバリア層を堆積するステッ
    プを有することを特徴とする請求項１記載の方法。
  5. 【請求項５】 前記（Ｂ）のステップは、タングステン
    （Ｗ）を堆積するステップを含むことを特徴とする請求
    項１記載の方法。
  6. 【請求項６】 前記タングステン（Ｗ）の堆積は、ＣＶ
    Ｄ法により行われることを特徴とする請求項５記載の方
    法。
  7. 【請求項７】 前記（Ｄ）のステップは、前記接点プラ
    グを高速熱アニールプロセスにさらすステップを含むこ
    とを特徴とする請求項１記載の方法。
  8. 【請求項８】 前記（Ａ）のステップは、前記接点用開
    口内に５０ｎｍから２０ｎｍの範囲の厚さのバリア層を
    形成し、前記半導体基板の上にフィールド領域の厚さが
    ７５ｎｍ以上のバリア層を形成するステップを有するこ
    とを特徴とする請求項１記載の方法。
  9. 【請求項９】 前記接点用開口内のバリア層の厚さは、
    前記フィールド領域の厚さの５％ないし２０％であるこ
    とを特徴とする請求項８記載の方法。
  10. 【請求項１０】 前記（Ｃ）のステップは、前記フィー
    ルド領域の厚さから前記接点用金属と前記バリア層を除
    去するステップを含むことを特徴とする請求項８記載の
    方法。
  11. 【請求項１１】 前記接点用金属とバリア層を除去する
    ステップは、化学／機械平面化プロセスにより行われる
    ことを特徴とする請求項１０記載の方法。
  12. 【請求項１２】 （Ｘ） 半導体基板上に能動素子（５
    ２０）を形成するステップと、 （Ｙ） 前記能動素子（５２０）上の誘電体層内に前記
    能動素子に接触するように接点用開口（４１０）を形成
    するステップと、 （Ａ） 半導体基板の一部と、半導体基板に形成された
    接点用開口内にバリア層（４１４、４１５）を堆積する
    ステップと、 （Ｂ） 前記接点用開口内のバリア層内に接点用金属
    （４３５）を堆積するステップと、 （Ｃ） 前記半導体基板から前記接点用金属の部分とバ
    リア層を除去し、前記接点用開口内に接点プラグを形成
    するステップと、 （Ｄ） 前記接点プラグを前記バリア層をアニールする
    のに十分な温度に加熱するステップとからなることを特
    徴とする集積回路の製造方法。
  13. 【請求項１３】 前記（Ａ）のステップは、 チタン（Ｔｉ）層を堆積するステップと、 前記チタン（Ｔｉ）層の上に窒化チタン（ＴｉＮ）層を
    堆積するステップとを有することを特徴とする請求項１
    ２記載の方法。
  14. 【請求項１４】 前記チタン（Ｔｉ）層と、窒化チタン
    （ＴｉＮ）層の堆積はＰＶＤ法により行うことを特徴と
    する請求項１３記載の方法。
  15. 【請求項１５】 前記（Ｙ）のステップは、前記誘電体
    層内に形成され、そのアスペクト比が３：１から５：１
    のアスペクト比を有する接点用開口を形成するステップ
    を含むことを特徴とする請求項１２記載の方法。
  16. 【請求項１６】 前記（Ｂ）のステップは、タングステ
    ン（Ｗ）を堆積するステップを含むことを特徴とする請
    求項１２記載の方法。
  17. 【請求項１７】 前記タングステン（Ｗ）の堆積は、Ｃ
    ＶＤにより行われることを特徴とする請求項１６記載の
    方法。
  18. 【請求項１８】 前記（Ｄ）のステップは、前記接点プ
    ラグを６００℃から７５０℃の範囲の温度の高速熱アニ
    ールプロセスに５秒間から６０秒間の間さらすステップ
    を含むことを特徴とする請求項１２記載の方法。
  19. 【請求項１９】 前記（Ａ）のステップは、前記接点用
    開口内に５０ｎｍから２０ｎｍの範囲の厚さのバリア層
    を形成し、前記半導体基板の上にフィールド領域の厚さ
    が７５ｎｍ以上のバリア層を形成するステップを有する
    ことを特徴とする請求項１２記載の方法。
  20. 【請求項２０】 前記接点用開口内のバリア層の厚さ
    は、前記フィールド領域の厚さの５％ないし２０％であ
    ることを特徴とする請求項１９記載の方法。
  21. 【請求項２１】 前記（Ｃ）のステップは、前記フィー
    ルド領域の厚さから前記接点用金属と前記バリア層を除
    去するステップを含むことを特徴とする請求項１９記載
    の方法。
  22. 【請求項２２】 前記接点用金属とバリア層を除去する
    ステップは、化学／機械平面化プロセスにより行われる
    ことを特徴とする請求項２１記載の方法。
  23. 【請求項２３】 前記（Ｘ）のステップは、０．２５μ
    ｍ以下のデザイン幅を有する能動デバイスを形成するス
    テップを含むことを特徴とする請求項１２記載の方法。
JP11153701A 1998-06-05 1999-06-01 接点用開口を有する半導体基板に接点を形成する方法 Pending JPH11354466A (ja)

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