JP3365112B2 - 半導体装置の配線形成方法 - Google Patents
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- H10P14/6314—Formation by oxidation, e.g. oxidation of the substrate of a metallic layer
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Description
【０００１】
【産業上の利用分野】本発明は、物理的気相成長法（Ｐ
ＶＤ法）及び所謂高温リフロー法に基づいた半導体装置
の配線形成方法に関する。
ＶＤ法）及び所謂高温リフロー法に基づいた半導体装置
の配線形成方法に関する。
【０００２】
【従来の技術】半導体デバイスの高集積化に伴い、寸法
ルールが微細化している。そして、半導体デバイスの配
線形成プロセスにおいては、狭くて深い（アスペクト比
の高い）コンタクトホール、ビアホール、スルーホール
（以下、総称して接続孔と呼ぶ）を安定に形成する技術
が極めて重要となっている。接続孔は、例えば導体層の
上方に形成された絶縁層に開口部を設け、かかる開口部
内に金属配線材料を埋め込むことによって形成される。
アルミニウム系合金から成る金属配線材料をスパッタ法
にて開口部内を含む絶縁層上に成膜する場合、アルミニ
ウム系合金のスパッタ粒子が開口部の側壁の影になる部
分には多く入射しない、所謂シャドウイング効果が生じ
る。その結果、開口部内でのアルミニウム系合金のカバ
レッジが悪くなり、アルミニウム系合金の堆積が少ない
開口部底部の近傍において断線不良が発生し易いという
問題が生じている。そのため、開口部内を金属配線材料
で確実に埋め込むプロセス技術が要求されている。
ルールが微細化している。そして、半導体デバイスの配
線形成プロセスにおいては、狭くて深い（アスペクト比
の高い）コンタクトホール、ビアホール、スルーホール
（以下、総称して接続孔と呼ぶ）を安定に形成する技術
が極めて重要となっている。接続孔は、例えば導体層の
上方に形成された絶縁層に開口部を設け、かかる開口部
内に金属配線材料を埋め込むことによって形成される。
アルミニウム系合金から成る金属配線材料をスパッタ法
にて開口部内を含む絶縁層上に成膜する場合、アルミニ
ウム系合金のスパッタ粒子が開口部の側壁の影になる部
分には多く入射しない、所謂シャドウイング効果が生じ
る。その結果、開口部内でのアルミニウム系合金のカバ
レッジが悪くなり、アルミニウム系合金の堆積が少ない
開口部底部の近傍において断線不良が発生し易いという
問題が生じている。そのため、開口部内を金属配線材料
で確実に埋め込むプロセス技術が要求されている。
【０００３】このようなプロセス技術の１つに、スパッ
タ法にてアルミニウム系合金を絶縁層上に成膜した後、
熱処理を施すことによって、開口部内にアルミニウム系
合金を流し込む、高温アルミニウムリフロー法がある。
高温アルミニウムリフロー法による開口部の埋め込みに
おいては、アルミニウム系合金を再結晶温度以上（アル
ミニウム系合金の組成によって異なるが、通常３５０゜
Ｃ程度以上）、融点以下で加熱する。これによって、絶
縁層上に成膜されたアルミニウム系合金は流動化状態と
なり、開口部内に流れ込み、開口部はアルミニウム系合
金で埋め込まれる。アルミニウム系合金の表面が酸化さ
れないよう、アルミニウム系合金を大気に曝すことな
く、同一成膜装置内でアルミニウム系合金の成膜及びリ
フロー処理を行った方が、開口部内へのアルミニウム系
合金の流れ込みが良好となる。
タ法にてアルミニウム系合金を絶縁層上に成膜した後、
熱処理を施すことによって、開口部内にアルミニウム系
合金を流し込む、高温アルミニウムリフロー法がある。
高温アルミニウムリフロー法による開口部の埋め込みに
おいては、アルミニウム系合金を再結晶温度以上（アル
ミニウム系合金の組成によって異なるが、通常３５０゜
Ｃ程度以上）、融点以下で加熱する。これによって、絶
縁層上に成膜されたアルミニウム系合金は流動化状態と
なり、開口部内に流れ込み、開口部はアルミニウム系合
金で埋め込まれる。アルミニウム系合金の表面が酸化さ
れないよう、アルミニウム系合金を大気に曝すことな
く、同一成膜装置内でアルミニウム系合金の成膜及びリ
フロー処理を行った方が、開口部内へのアルミニウム系
合金の流れ込みが良好となる。
【０００４】また、高温アルミニウムリフロー法におい
て、開口部内へのアルミニウム系合金の埋め込み性の改
善及びリフロー温度の低下を目的として、リフロー処理
時に不活性ガス中で高圧を加える場合がある。以下、こ
のような方法を高圧リフロー法と呼ぶ。この場合にも、
アルミニウム系合金を大気に曝すことなく、同一成膜装
置内でアルミニウム系合金の成膜及びリフロー処理を行
った方が、開口部内へのアルミニウム系合金の流れ込み
が良好となる。
て、開口部内へのアルミニウム系合金の埋め込み性の改
善及びリフロー温度の低下を目的として、リフロー処理
時に不活性ガス中で高圧を加える場合がある。以下、こ
のような方法を高圧リフロー法と呼ぶ。この場合にも、
アルミニウム系合金を大気に曝すことなく、同一成膜装
置内でアルミニウム系合金の成膜及びリフロー処理を行
った方が、開口部内へのアルミニウム系合金の流れ込み
が良好となる。
【０００５】アルミニウム系合金を大気に曝すことな
く、同一成膜装置内でアルミニウム系合金の成膜及びリ
フロー処理を行った場合の半導体基板等の模式的な一部
断面図を図６の（Ａ）及び（Ｂ）に示す。また、アルミ
ニウム系合金を成膜した後、アルミニウム系合金を大気
に曝し、その後リフロー処理した場合の半導体基板等の
模式的な一部断面図を図７に示す。尚、図中、参照番号
１３０は半導体基板、参照番号１３１は素子分離領域、
参照番号１３３はゲート電極、参照番号１３５はソース
・ドレイン領域、参照番号１４０は半導体基板１３０上
に形成された絶縁層、参照番号１３６は絶縁層１４０に
形成された開口部、参照番号１４１は所謂密着層、参照
番号１４２はアルミニウム系合金層である。図６の
（Ａ）は、アルミニウム系合金層１４２を絶縁層１４０
上に成膜した後の模式的な一部断面図である。また、図
６の（Ｂ）及び図７は、リフロー処理後の模式的な一部
断面図である。
く、同一成膜装置内でアルミニウム系合金の成膜及びリ
フロー処理を行った場合の半導体基板等の模式的な一部
断面図を図６の（Ａ）及び（Ｂ）に示す。また、アルミ
ニウム系合金を成膜した後、アルミニウム系合金を大気
に曝し、その後リフロー処理した場合の半導体基板等の
模式的な一部断面図を図７に示す。尚、図中、参照番号
１３０は半導体基板、参照番号１３１は素子分離領域、
参照番号１３３はゲート電極、参照番号１３５はソース
・ドレイン領域、参照番号１４０は半導体基板１３０上
に形成された絶縁層、参照番号１３６は絶縁層１４０に
形成された開口部、参照番号１４１は所謂密着層、参照
番号１４２はアルミニウム系合金層である。図６の
（Ａ）は、アルミニウム系合金層１４２を絶縁層１４０
上に成膜した後の模式的な一部断面図である。また、図
６の（Ｂ）及び図７は、リフロー処理後の模式的な一部
断面図である。
【０００６】
【発明が解決しようとする課題】図７に示すように、ア
ルミニウム系合金を成膜した後、アルミニウム系合金を
大気に曝し、その後リフロー処理を行うと、開口部１３
６内にアルミニウム系合金が十分流れ込まず、開口部１
３６の底部にボイドが発生し易い。それ故、同一成膜装
置を用いてアルミニウム系合金の成膜及びリフロー処理
を行う必要がある。しかしながら、このような同一成膜
装置内での処理を行うためには、成膜チャンバーとリフ
ロー（又は高圧リフロー）処理チャンバーをクラスター
装置化しなければならない。このような成膜装置は高価
であり、半導体装置の製造コストの上昇に繋がる。
ルミニウム系合金を成膜した後、アルミニウム系合金を
大気に曝し、その後リフロー処理を行うと、開口部１３
６内にアルミニウム系合金が十分流れ込まず、開口部１
３６の底部にボイドが発生し易い。それ故、同一成膜装
置を用いてアルミニウム系合金の成膜及びリフロー処理
を行う必要がある。しかしながら、このような同一成膜
装置内での処理を行うためには、成膜チャンバーとリフ
ロー（又は高圧リフロー）処理チャンバーをクラスター
装置化しなければならない。このような成膜装置は高価
であり、半導体装置の製造コストの上昇に繋がる。
【０００７】また、アルミニウム系合金の成膜後、別の
装置でリフロー処理を行う場合には、リフロー処理の直
前にアルミニウム系合金層１４２の表面に生成した酸化
膜をスパッタエッチング等によって除去するクリーニン
グ工程が必要となる。しかしながら、同一装置内でクリ
ーニング工程とリフロー処理を行う場合、装置が高価に
なり、結果として半導体装置の製造コストの上昇を招
く。
装置でリフロー処理を行う場合には、リフロー処理の直
前にアルミニウム系合金層１４２の表面に生成した酸化
膜をスパッタエッチング等によって除去するクリーニン
グ工程が必要となる。しかしながら、同一装置内でクリ
ーニング工程とリフロー処理を行う場合、装置が高価に
なり、結果として半導体装置の製造コストの上昇を招
く。
【０００８】従って、本発明の目的は、例えばアルミニ
ウム系合金等の金属配線材料を物理的気相成長法にて成
膜し、その後、リフロー処理を行う場合、同一の成膜装
置を用いる必要がなく、しかも、リフロー処理前に金属
配線材料の表面処理を行う必要が無い半導体装置の配線
形成方法を提供することにある。
ウム系合金等の金属配線材料を物理的気相成長法にて成
膜し、その後、リフロー処理を行う場合、同一の成膜装
置を用いる必要がなく、しかも、リフロー処理前に金属
配線材料の表面処理を行う必要が無い半導体装置の配線
形成方法を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めの本発明に係る半導体装の配線形成方法は、（イ）基
体上に物理的気相成長法にてＡｌ−０．５％Ｃｕから成
る金属配線材料層を形成する工程と、（ロ）該金属配線
材料層上に、膜厚が該金属配線材料層の層厚に対して略
０．４％のシリコンアモルファスから成る酸化防止膜を
形成する工程と、（ハ）該金属配線材料層を４４０゜Ｃ
以上５７７゜Ｃ以下の温度でリフローさせて、酸化防止
膜を構成する成分を金属配線材料中に完全に固溶させる
工程と、（ニ）該金属配線材料層をパターニングして配
線を形成する工程、から成ることを特徴とする。
めの本発明に係る半導体装の配線形成方法は、（イ）基
体上に物理的気相成長法にてＡｌ−０．５％Ｃｕから成
る金属配線材料層を形成する工程と、（ロ）該金属配線
材料層上に、膜厚が該金属配線材料層の層厚に対して略
０．４％のシリコンアモルファスから成る酸化防止膜を
形成する工程と、（ハ）該金属配線材料層を４４０゜Ｃ
以上５７７゜Ｃ以下の温度でリフローさせて、酸化防止
膜を構成する成分を金属配線材料中に完全に固溶させる
工程と、（ニ）該金属配線材料層をパターニングして配
線を形成する工程、から成ることを特徴とする。
【００１０】
【００１１】本発明の半導体装置の配線形成方法におけ
る基体としては、例えば半導体基板の上に形成された絶
縁層を挙げることができる。この絶縁層には、配線と電
気的に接続されるコンタクトホールやビヤホール、スル
ーホールといった接続孔が形成されていてもよい。
る基体としては、例えば半導体基板の上に形成された絶
縁層を挙げることができる。この絶縁層には、配線と電
気的に接続されるコンタクトホールやビヤホール、スル
ーホールといった接続孔が形成されていてもよい。
【００１２】また、金属配線材料層から成る配線及び該
金属配線材料層を構成する金属配線材料が埋め込まれた
接続孔を形成する配線形成方法では、（イ）導体層が設
けられた基体上に絶縁層を形成し、該導体層の上方の絶
縁層に開口部を形成する工程と、（ロ）絶縁層上に、Ａ
ｌ−０．５％Ｃｕから成る金属配線材料層を物理的気相
成長法にて形成する工程と、（ハ）該金属配線材料層上
に、膜厚が該金属配線材料層の層厚に対して略０．４％
のシリコンアモルファスから成る酸化防止膜を形成する
工程と、（ニ）該金属配線材料層を４４０゜Ｃ以上５７
７゜Ｃ以下の温度でリフローさせて、酸化防止膜を構成
する成分を金属配線材料中に完全に固溶させ、且つ、該
金属配線材料で開口部を埋め込み、接続孔を形成する工
程と、（ホ）該金属配線材料層をパターニングして配線
を形成する工程、から成ることを特徴とする。
金属配線材料層を構成する金属配線材料が埋め込まれた
接続孔を形成する配線形成方法では、（イ）導体層が設
けられた基体上に絶縁層を形成し、該導体層の上方の絶
縁層に開口部を形成する工程と、（ロ）絶縁層上に、Ａ
ｌ−０．５％Ｃｕから成る金属配線材料層を物理的気相
成長法にて形成する工程と、（ハ）該金属配線材料層上
に、膜厚が該金属配線材料層の層厚に対して略０．４％
のシリコンアモルファスから成る酸化防止膜を形成する
工程と、（ニ）該金属配線材料層を４４０゜Ｃ以上５７
７゜Ｃ以下の温度でリフローさせて、酸化防止膜を構成
する成分を金属配線材料中に完全に固溶させ、且つ、該
金属配線材料で開口部を埋め込み、接続孔を形成する工
程と、（ホ）該金属配線材料層をパターニングして配線
を形成する工程、から成ることを特徴とする。
【００１３】導体層としては、基体に相当する半導体基
板に形成されたソース・ドレイン領域、あるいは半導体
基板の上に形成された基体に相当する絶縁層上に設けら
れた配線層を挙げることができる。
板に形成されたソース・ドレイン領域、あるいは半導体
基板の上に形成された基体に相当する絶縁層上に設けら
れた配線層を挙げることができる。
【００１４】上記半導体装置の配線形成方法において
は、物理的気相成長法にて金属配線材料層を形成した後
において、開口部の底部にはボイドが残り、且つ、開口
部の上方は金属配線材料層によって塞がれており、前記
工程（ニ）において、高圧下、金属配線材料層をリフロ
ーさせる態様を含めることができる。
は、物理的気相成長法にて金属配線材料層を形成した後
において、開口部の底部にはボイドが残り、且つ、開口
部の上方は金属配線材料層によって塞がれており、前記
工程（ニ）において、高圧下、金属配線材料層をリフロ
ーさせる態様を含めることができる。
【００１５】
【００１６】本発明の半導体装置の配線形成方法におい
ては、酸化防止膜は、室温で強固な酸化膜を形成し難い
材料から成り、酸化防止膜の膜厚は、金属配線材料層を
リフローさせたとき酸化防止膜を構成する成分が金属配
線材料中に完全に固溶する限界量以下の量に相当する膜
厚とすることが望ましい。ここで、室温で強固な酸化膜
を形成し難い材料とは、金属配線材料層をリフローさせ
たときに、酸化防止膜を構成する成分が金属配線材料中
に完全に固溶し、しかも、金属配線材料層上に酸化防止
膜あるいは酸化防止膜の酸化膜が残るような材料であっ
てはならないことを意味する。
ては、酸化防止膜は、室温で強固な酸化膜を形成し難い
材料から成り、酸化防止膜の膜厚は、金属配線材料層を
リフローさせたとき酸化防止膜を構成する成分が金属配
線材料中に完全に固溶する限界量以下の量に相当する膜
厚とすることが望ましい。ここで、室温で強固な酸化膜
を形成し難い材料とは、金属配線材料層をリフローさせ
たときに、酸化防止膜を構成する成分が金属配線材料中
に完全に固溶し、しかも、金属配線材料層上に酸化防止
膜あるいは酸化防止膜の酸化膜が残るような材料であっ
てはならないことを意味する。
【００１７】酸化防止膜は、金属配線材料層をリフロー
するときの金属配線材料層の温度であるリフロー温度に
おいて金属配線材料中に完全に固溶し、酸化され難い材
料から構成する必要があり、Ａｇ、Ｃｕ、Ｓｉ及びＧｅ
から成る群から選択された少なくとも１種類の材料から
成ることが好ましい。金属配線材料としては、純アルミ
ニウム、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、
Ａｌ−Ｇｅ、Ａｌ−Ｓｉ−Ｇｅ等の種々のアルミニウム
合金、あるいは銅を挙げることができる。
するときの金属配線材料層の温度であるリフロー温度に
おいて金属配線材料中に完全に固溶し、酸化され難い材
料から構成する必要があり、Ａｇ、Ｃｕ、Ｓｉ及びＧｅ
から成る群から選択された少なくとも１種類の材料から
成ることが好ましい。金属配線材料としては、純アルミ
ニウム、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、
Ａｌ−Ｇｅ、Ａｌ−Ｓｉ−Ｇｅ等の種々のアルミニウム
合金、あるいは銅を挙げることができる。
【００１８】本発明においては、金属配線材料層をリフ
ローさせて、酸化防止膜を構成する成分を金属配線材料
中に完全に固溶させる。即ち、例えば、金属配線材料を
溶媒（原子）、酸化防止膜を構成する成分を媒質（原
子）とする一次固溶体を形成する。リフロー温度は、金
属配線材料の組成及び酸化防止膜の組成に依存するが、
酸化防止膜を構成する成分が金属配線材料中に完全に固
溶する温度以上（一次固溶体を形成する温度以上）、金
属配線材料を構成する成分と酸化防止膜を構成する成分
の系における共晶温度以下（例えば金属配線材料がアル
ミニウム系合金で、酸化防止剤の成分がＳｉから成る場
合、部分的に溶融する共晶温度５７７゜Ｃ以下）とす
る。
ローさせて、酸化防止膜を構成する成分を金属配線材料
中に完全に固溶させる。即ち、例えば、金属配線材料を
溶媒（原子）、酸化防止膜を構成する成分を媒質（原
子）とする一次固溶体を形成する。リフロー温度は、金
属配線材料の組成及び酸化防止膜の組成に依存するが、
酸化防止膜を構成する成分が金属配線材料中に完全に固
溶する温度以上（一次固溶体を形成する温度以上）、金
属配線材料を構成する成分と酸化防止膜を構成する成分
の系における共晶温度以下（例えば金属配線材料がアル
ミニウム系合金で、酸化防止剤の成分がＳｉから成る場
合、部分的に溶融する共晶温度５７７゜Ｃ以下）とす
る。
【００１９】物理的気相成長法として、真空蒸着法、あ
るいは、マグネトロンスパッタ法、ＤＣスパッタ法、Ｒ
Ｆスパッタ法、ＥＣＲスパッタ法、基体にバイアスを印
加するバイアススパッタ法、あるいはこれらの組み合わ
せ等の各種スパッタ法を挙げることができる。
るいは、マグネトロンスパッタ法、ＤＣスパッタ法、Ｒ
Ｆスパッタ法、ＥＣＲスパッタ法、基体にバイアスを印
加するバイアススパッタ法、あるいはこれらの組み合わ
せ等の各種スパッタ法を挙げることができる。
【００２０】
【作用】本発明においては、金属配線材料層のリフロー
処理時、酸化防止膜を構成する成分を金属配線材料中に
完全に固溶させる。金属配線材料層のリフロー処理後、
酸化防止膜は金属配線材料層の表面に残存しない。従っ
て、酸化防止膜が、後の半導体装置の製造工程、あるい
は最終的に作製される半導体装置に何等悪影響を及ぼす
ことはない。しかも、リフロー処理前に金属配線材料層
の表面に酸化防止膜が形成されているので、半導体装置
を大気に曝露しても金属配線材料層の表面が酸化される
ことを防止し得る。それ故、成膜チャンバーとリフロー
（又は高圧リフロー）処理チャンバーとがクラスター装
置化された成膜装置を用いる必要がなく、また、リフロ
ー処理前に金属配線材料層の表面に生成した酸化膜を除
去する必要もない。
処理時、酸化防止膜を構成する成分を金属配線材料中に
完全に固溶させる。金属配線材料層のリフロー処理後、
酸化防止膜は金属配線材料層の表面に残存しない。従っ
て、酸化防止膜が、後の半導体装置の製造工程、あるい
は最終的に作製される半導体装置に何等悪影響を及ぼす
ことはない。しかも、リフロー処理前に金属配線材料層
の表面に酸化防止膜が形成されているので、半導体装置
を大気に曝露しても金属配線材料層の表面が酸化される
ことを防止し得る。それ故、成膜チャンバーとリフロー
（又は高圧リフロー）処理チャンバーとがクラスター装
置化された成膜装置を用いる必要がなく、また、リフロ
ー処理前に金属配線材料層の表面に生成した酸化膜を除
去する必要もない。
【００２１】もしも、図８に示すように、開口部の底部
にボイドが残らず、開口部の上方が金属配線材料層で塞
がれていない状態になると、開口部内の金属配線材料層
の表面に酸化防止膜を形成することが困難となる。然る
に、本発明の第２の態様に係る半導体装置の配線形成方
法において、物理的気相成長法にて金属配線材料層を形
成した後において、開口部の底部にはボイドが残り、且
つ、開口部の上方は金属配線材料層によって塞がれるよ
うに、金属配線材料層を成膜すれば、金属配線材料層の
表面に確実に酸化防止膜を形成することができる。尚、
このような状態に金属配線材料層を成膜した場合、常圧
のリフロー処理では、開口部の底部に形成されたボイド
を金属配線材料で埋め込むことが困難となる場合があ
る。このような場合には、高圧下、金属配線材料層をリ
フローさせて、開口部の底部に形成されたボイドを金属
配線材料で確実に埋め込めばよい。
にボイドが残らず、開口部の上方が金属配線材料層で塞
がれていない状態になると、開口部内の金属配線材料層
の表面に酸化防止膜を形成することが困難となる。然る
に、本発明の第２の態様に係る半導体装置の配線形成方
法において、物理的気相成長法にて金属配線材料層を形
成した後において、開口部の底部にはボイドが残り、且
つ、開口部の上方は金属配線材料層によって塞がれるよ
うに、金属配線材料層を成膜すれば、金属配線材料層の
表面に確実に酸化防止膜を形成することができる。尚、
このような状態に金属配線材料層を成膜した場合、常圧
のリフロー処理では、開口部の底部に形成されたボイド
を金属配線材料で埋め込むことが困難となる場合があ
る。このような場合には、高圧下、金属配線材料層をリ
フローさせて、開口部の底部に形成されたボイドを金属
配線材料で確実に埋め込めばよい。
【００２２】
【実施例】以下、図面を参照して、実施例に基づき本発
明を説明する。
明を説明する。
【００２３】（実施例１）実施例１は、本発明の第１の
態様に係る半導体装置の配線形成方法に関する。実施例
１においては、物理的気相成長法はＤＣスパッタ法であ
る。金属配線材料は、Ａｌ−０．５％Ｃｕから成り、酸
化防止膜はアモルファスシリコンから成る。実施例１に
おいては、基体は、半導体基板１０の上に形成された絶
縁層２０から成る。以下、図１及び図２を参照して、実
施例１の半導体装置の配線形成方法を説明する。
態様に係る半導体装置の配線形成方法に関する。実施例
１においては、物理的気相成長法はＤＣスパッタ法であ
る。金属配線材料は、Ａｌ−０．５％Ｃｕから成り、酸
化防止膜はアモルファスシリコンから成る。実施例１に
おいては、基体は、半導体基板１０の上に形成された絶
縁層２０から成る。以下、図１及び図２を参照して、実
施例１の半導体装置の配線形成方法を説明する。
【００２４】半導体基板１０には、ＬＯＣＯＳ構造若し
くはトレンチ構造を有する素子分離領域１１、ＳｉＯ2
から成るゲート酸化膜１２、ポリシリコン、ポリサイド
あるいはシリサイドから成るゲート電極１３、ゲート電
極の側壁に形成されそしてＳｉＯ2から成るゲートサイ
ドウオール１４、ソース・ドレイン領域１５が、公知の
方法で予め形成されている。また、絶縁層２０は、例え
ばＳｉＯ2から成り、ＣＶＤ法にて形成することができ
る。絶縁層２０（基体２０と呼ぶ場合がある）の形成
後、ソース・ドレイン領域１５の上方の絶縁層２０に、
フォトリソグラフィ技術及びエッチング技術を用いて開
口部１６を設ける。
くはトレンチ構造を有する素子分離領域１１、ＳｉＯ2
から成るゲート酸化膜１２、ポリシリコン、ポリサイド
あるいはシリサイドから成るゲート電極１３、ゲート電
極の側壁に形成されそしてＳｉＯ2から成るゲートサイ
ドウオール１４、ソース・ドレイン領域１５が、公知の
方法で予め形成されている。また、絶縁層２０は、例え
ばＳｉＯ2から成り、ＣＶＤ法にて形成することができ
る。絶縁層２０（基体２０と呼ぶ場合がある）の形成
後、ソース・ドレイン領域１５の上方の絶縁層２０に、
フォトリソグラフィ技術及びエッチング技術を用いて開
口部１６を設ける。
【００２５】そして、かかる開口部１６にメタルプラグ
１８を埋め込み接続孔１９を形成する。接続孔１９の形
成においては、先ず、開口部１６内を含む絶縁層２０上
にＴｉ層及びＴｉＮ層を、順次例えばスパッタ法で形成
する。Ｔｉ層は、ソース・ドレイン領域１５とメタルプ
ラグとの間のコンタクト抵抗の低減を目的として形成さ
れる。一方、ＴｉＮ層は、メタルプラグを構成する金属
配線材料で開口部１６内を埋め込む際、金属配線材料に
よってソース・ドレイン領域１５が損傷を受けることを
防止するバリア層としての機能を有する。Ｔｉ層及びＴ
ｉＮ層の成膜条件は、後述する条件と同様とすればよ
い。尚、ＴｉＮ層の成膜後、ＴｉＮ層のバリア性を向上
させるために、窒素ガス雰囲気中若しくは窒素ガスと酸
素ガスの混合ガス雰囲気中で６５０゜Ｃ×６０秒程度の
ＲＴＡ（Rapid Thermal Annealing）処理を行うことが
好ましい。このような工程で形成されたＴｉ層及びＴｉ
Ｎ層を纏めて、以下バリアメタル層１７と呼ぶ。その
後、所謂ブランケットタングステンＣＶＤ法で開口部１
６にタングステンから成る金属配線材料を埋め込み、接
続孔１９を形成する。即ち、開口部１６内を含む絶縁層
２０上にＣＶＤ法にてタングステンから成る金属配線材
料を堆積させた後、タングステンから成る金属配線材料
及びバリアメタル層１７をエッチバックして、絶縁層２
０上の金属配線材料及びバリアメタル層を除去し、開口
部１６内にタングステンから成るメタルプラグ１８及び
バリアメタル層１７を残す。こうして、接続孔１９が形
成される（図１の（Ａ）参照）。尚、エッチバックの関
係で、通常、接続孔１９の頂面は絶縁層２０の表面より
下に位置する。ブランケットタングステンＣＶＤ法の条
件、及びエッチバックの条件を以下に例示する。 ブランケットタングステンＣＶＤ条件 使用ガス ：ＷＦ6／Ｈ2／Ａｒ＝８０／５００／２８
００sccm 圧力 ：１．１×１０5Ｐａ 成膜温度 ：４５０゜Ｃ エッチバック条件 使用ガス ：ＳＦ6／Ａｒ＝１１０／９０sccm 圧力 ：３５Ｐａ ＲＦパワー ：２７５ｋＷ
１８を埋め込み接続孔１９を形成する。接続孔１９の形
成においては、先ず、開口部１６内を含む絶縁層２０上
にＴｉ層及びＴｉＮ層を、順次例えばスパッタ法で形成
する。Ｔｉ層は、ソース・ドレイン領域１５とメタルプ
ラグとの間のコンタクト抵抗の低減を目的として形成さ
れる。一方、ＴｉＮ層は、メタルプラグを構成する金属
配線材料で開口部１６内を埋め込む際、金属配線材料に
よってソース・ドレイン領域１５が損傷を受けることを
防止するバリア層としての機能を有する。Ｔｉ層及びＴ
ｉＮ層の成膜条件は、後述する条件と同様とすればよ
い。尚、ＴｉＮ層の成膜後、ＴｉＮ層のバリア性を向上
させるために、窒素ガス雰囲気中若しくは窒素ガスと酸
素ガスの混合ガス雰囲気中で６５０゜Ｃ×６０秒程度の
ＲＴＡ（Rapid Thermal Annealing）処理を行うことが
好ましい。このような工程で形成されたＴｉ層及びＴｉ
Ｎ層を纏めて、以下バリアメタル層１７と呼ぶ。その
後、所謂ブランケットタングステンＣＶＤ法で開口部１
６にタングステンから成る金属配線材料を埋め込み、接
続孔１９を形成する。即ち、開口部１６内を含む絶縁層
２０上にＣＶＤ法にてタングステンから成る金属配線材
料を堆積させた後、タングステンから成る金属配線材料
及びバリアメタル層１７をエッチバックして、絶縁層２
０上の金属配線材料及びバリアメタル層を除去し、開口
部１６内にタングステンから成るメタルプラグ１８及び
バリアメタル層１７を残す。こうして、接続孔１９が形
成される（図１の（Ａ）参照）。尚、エッチバックの関
係で、通常、接続孔１９の頂面は絶縁層２０の表面より
下に位置する。ブランケットタングステンＣＶＤ法の条
件、及びエッチバックの条件を以下に例示する。 ブランケットタングステンＣＶＤ条件 使用ガス ：ＷＦ6／Ｈ2／Ａｒ＝８０／５００／２８
００sccm 圧力 ：１．１×１０5Ｐａ 成膜温度 ：４５０゜Ｃ エッチバック条件 使用ガス ：ＳＦ6／Ａｒ＝１１０／９０sccm 圧力 ：３５Ｐａ ＲＦパワー ：２７５ｋＷ
【００２６】尚、このような構成は本発明の第１の態様
に係る半導体装置の配線形成方法にとって必須の構成で
はない。絶縁層２０に接続孔１９が形成されていない場
合もあるし、あるいは又、接続孔１９の底部に下層配線
が形成されている場合もある。かかる下層配線は、下層
絶縁層の上に形成されていてもよいし、場合によっては
下層絶縁層に埋め込まれていてもよい。
に係る半導体装置の配線形成方法にとって必須の構成で
はない。絶縁層２０に接続孔１９が形成されていない場
合もあるし、あるいは又、接続孔１９の底部に下層配線
が形成されている場合もある。かかる下層配線は、下層
絶縁層の上に形成されていてもよいし、場合によっては
下層絶縁層に埋め込まれていてもよい。
【００２７】以下、本発明の第１の態様に係る半導体装
置の配線形成方法を説明する。
置の配線形成方法を説明する。
【００２８】［工程−１００］先ず、絶縁層から成る基
体２０上に、物理的気相成長法（具体的にはＤＣスパッ
タ法）にて金属配線材料から成る金属配線材料層２２を
形成する。Ａｌ−０．５％Ｃｕから成る金属配線材料の
基体２０に対する濡れ性及び密着性を向上させるため
に、更には、金属配線材料層がエレクトロマイグレーシ
ョンやストレスマイグレーション等によって断線した場
合でも配線全体が断線しないように配線に冗長効果を持
たせるために、予め、基体２０の表面にＴｉから成る下
地層２１をスパッタ法で形成することが望ましい。次い
で、ＤＣスパッタ法にてＡｌ−０．５％Ｃｕから成る金
属配線材料層２２を下地層２１の上に形成する（図１の
（Ｂ）参照）。下地層２１及び金属配線材料層２２の成
膜条件を以下に例示する。 下地層２１の成膜条件 プロセスガス：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣパワー ：５ｋＷ 成膜温度 ：１５０゜Ｃ 金属配線材料層２２の成膜条件 ターゲット ：Ａｌ−０．５％Ｃｕ プロセスガス：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣパワー ：１０ｋＷ 成膜温度 ：１５０゜Ｃ 膜厚 ：０．５μｍ
体２０上に、物理的気相成長法（具体的にはＤＣスパッ
タ法）にて金属配線材料から成る金属配線材料層２２を
形成する。Ａｌ−０．５％Ｃｕから成る金属配線材料の
基体２０に対する濡れ性及び密着性を向上させるため
に、更には、金属配線材料層がエレクトロマイグレーシ
ョンやストレスマイグレーション等によって断線した場
合でも配線全体が断線しないように配線に冗長効果を持
たせるために、予め、基体２０の表面にＴｉから成る下
地層２１をスパッタ法で形成することが望ましい。次い
で、ＤＣスパッタ法にてＡｌ−０．５％Ｃｕから成る金
属配線材料層２２を下地層２１の上に形成する（図１の
（Ｂ）参照）。下地層２１及び金属配線材料層２２の成
膜条件を以下に例示する。 下地層２１の成膜条件 プロセスガス：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣパワー ：５ｋＷ 成膜温度 ：１５０゜Ｃ 金属配線材料層２２の成膜条件 ターゲット ：Ａｌ−０．５％Ｃｕ プロセスガス：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣパワー ：１０ｋＷ 成膜温度 ：１５０゜Ｃ 膜厚 ：０．５μｍ
【００２９】［工程−１１０］次に、同一ＤＣスパッタ
装置内で、金属配線材料層２２を大気に曝すことなく、
金属配線材料層２２の上に酸化防止膜２３を形成する
（図２の（Ａ）参照）。実施例１においては、酸化防止
膜２３はアモルファスシリコンから成る。尚、この場
合、アモルファスシリコンの厚さは、その後の金属配線
材料層２２のリフロー処理時のリフロー温度で酸化防止
膜２３を構成する成分が金属配線材料中に完全に固溶す
る限界量以下の量とすることが望ましい。例えばリフロ
ー温度を４５０゜Ｃとした場合、酸化防止膜２３の厚さ
は、Ａｌ−０．５％Ｃｕから成る金属配線材料層２２の
厚さ（例えば０．５μｍ）の約０．５％（例えば２．５
ｎｍ）以下であることが望ましい。ここで、約０．５％
の値が、金属配線材料層２２をリフローさせたとき酸化
防止膜２３を構成する成分が金属配線材料中に完全に固
溶する限界量である。このような膜厚の酸化防止膜２３
であっても、金属配線材料層２２の表面が酸化されるこ
とを効果的に防止することができる。ＲＦスパッタ法に
よる酸化防止膜２３の成膜条件を以下に例示する。尚、
酸化防止膜２３の厚さを２ｎｍとした。 プロセスガス：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＲＦパワー ：３ｋＷ 成膜温度 ：１５０゜Ｃ 膜厚 ：２ｎｍ
装置内で、金属配線材料層２２を大気に曝すことなく、
金属配線材料層２２の上に酸化防止膜２３を形成する
（図２の（Ａ）参照）。実施例１においては、酸化防止
膜２３はアモルファスシリコンから成る。尚、この場
合、アモルファスシリコンの厚さは、その後の金属配線
材料層２２のリフロー処理時のリフロー温度で酸化防止
膜２３を構成する成分が金属配線材料中に完全に固溶す
る限界量以下の量とすることが望ましい。例えばリフロ
ー温度を４５０゜Ｃとした場合、酸化防止膜２３の厚さ
は、Ａｌ−０．５％Ｃｕから成る金属配線材料層２２の
厚さ（例えば０．５μｍ）の約０．５％（例えば２．５
ｎｍ）以下であることが望ましい。ここで、約０．５％
の値が、金属配線材料層２２をリフローさせたとき酸化
防止膜２３を構成する成分が金属配線材料中に完全に固
溶する限界量である。このような膜厚の酸化防止膜２３
であっても、金属配線材料層２２の表面が酸化されるこ
とを効果的に防止することができる。ＲＦスパッタ法に
よる酸化防止膜２３の成膜条件を以下に例示する。尚、
酸化防止膜２３の厚さを２ｎｍとした。 プロセスガス：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＲＦパワー ：３ｋＷ 成膜温度 ：１５０゜Ｃ 膜厚 ：２ｎｍ
【００３０】［工程−１２０］その後、スパッタ装置か
ら半導体基板を取り出して、半導体装置（実際には、半
導体装置の中間物である）を大気中に曝し（曝露し）、
別のリフロー処理専用装置（例えば炉）で金属配線材料
層２２をリフローさせて、酸化防止膜２３を構成する成
分を金属配線材料中に完全に固溶させる（図２の（Ｂ）
参照）。即ち、Ａｌを溶媒原子、Ｓｉを溶質原子とする
一次固溶体を形成する。尚、酸化防止膜２３を構成する
成分が金属配線材料中に完全に固溶した後の金属配線材
料層を参照番号２２Ａで表した。この場合、リフロー処
理前に、予め、スパッタエッチング等によって金属配線
材料層２２の表面をクリーニングする必要は無い。リフ
ロー処理の条件を以下に例示する。 リフロー温度 ：４５０゜Ｃ リフロー時間 ：２分 リフロー雰囲気：アルゴンガス 雰囲気の圧力 ：大気圧あるいはそれ以下
ら半導体基板を取り出して、半導体装置（実際には、半
導体装置の中間物である）を大気中に曝し（曝露し）、
別のリフロー処理専用装置（例えば炉）で金属配線材料
層２２をリフローさせて、酸化防止膜２３を構成する成
分を金属配線材料中に完全に固溶させる（図２の（Ｂ）
参照）。即ち、Ａｌを溶媒原子、Ｓｉを溶質原子とする
一次固溶体を形成する。尚、酸化防止膜２３を構成する
成分が金属配線材料中に完全に固溶した後の金属配線材
料層を参照番号２２Ａで表した。この場合、リフロー処
理前に、予め、スパッタエッチング等によって金属配線
材料層２２の表面をクリーニングする必要は無い。リフ
ロー処理の条件を以下に例示する。 リフロー温度 ：４５０゜Ｃ リフロー時間 ：２分 リフロー雰囲気：アルゴンガス 雰囲気の圧力 ：大気圧あるいはそれ以下
【００３１】尚、リフロー処理の方式として基板裏面ガ
ス加熱方式を採用することもできる。基板裏面ガス加熱
方式とは、半導体基板の裏面に配置したヒーターブロッ
クを所定の温度（加熱温度）に加熱し、ヒーターブロッ
クと半導体基板の裏面の間にアルゴンから成るプロセス
ガスを導入することによって基体を加熱する方式であ
る。加熱方式としては、この方式以外にもランプ加熱方
式等を用いることができる。
ス加熱方式を採用することもできる。基板裏面ガス加熱
方式とは、半導体基板の裏面に配置したヒーターブロッ
クを所定の温度（加熱温度）に加熱し、ヒーターブロッ
クと半導体基板の裏面の間にアルゴンから成るプロセス
ガスを導入することによって基体を加熱する方式であ
る。加熱方式としては、この方式以外にもランプ加熱方
式等を用いることができる。
【００３２】リフロー温度は、図５の（Ａ）のＡｌ−Ｓ
ｉ二元素系平衡状態図に示すように、０．４％のシリコ
ンが金属配線材料を構成するＡｌ中に完全に固溶する約
４４０゜Ｃ以上、部分的に金属配線材料が溶融する可能
性のある共晶温度５７７゜Ｃ以下にする必要がある。ま
た、リフロー雰囲気の圧力には特に制限は無いが、リフ
ロー処理中に金属配線材料層が酸化や窒化されないよう
に、高純度の不活性ガス雰囲気中でリフロー処理を行う
ことが好ましい。
ｉ二元素系平衡状態図に示すように、０．４％のシリコ
ンが金属配線材料を構成するＡｌ中に完全に固溶する約
４４０゜Ｃ以上、部分的に金属配線材料が溶融する可能
性のある共晶温度５７７゜Ｃ以下にする必要がある。ま
た、リフロー雰囲気の圧力には特に制限は無いが、リフ
ロー処理中に金属配線材料層が酸化や窒化されないよう
に、高純度の不活性ガス雰囲気中でリフロー処理を行う
ことが好ましい。
【００３３】［工程−１３０］その後、フォトリソグラ
フィ技術及びエッチング技術を用いて、絶縁層２０上の
金属配線材料層２２及び下地層２１をパターニングし
て、配線層を形成する。パターニングの条件を以下に例
示する。 使用ガス ：ＢＣｌ3／Ｃｌ2＝６０／９０sccm 圧力 ：２Ｐａ ＲＦパワー ：１．２ｋＷ
フィ技術及びエッチング技術を用いて、絶縁層２０上の
金属配線材料層２２及び下地層２１をパターニングし
て、配線層を形成する。パターニングの条件を以下に例
示する。 使用ガス ：ＢＣｌ3／Ｃｌ2＝６０／９０sccm 圧力 ：２Ｐａ ＲＦパワー ：１．２ｋＷ
【００３４】（実施例２）実施例２は、本発明の第２の
態様に係る半導体装置の配線形成方法に関する。実施例
２においては、基体は半導体基板から成り、ソース・ド
レイン領域が導体層に相当する。また、物理的気相成長
法はＤＣスパッタ法とした。金属配線材料は、Ａｌ−
０．５％Ｃｕから成り、酸化防止膜はアモルファスシリ
コンから成る。以下、図３及び図４を参照して、実施例
２の半導体装置の配線形成方法を説明する。
態様に係る半導体装置の配線形成方法に関する。実施例
２においては、基体は半導体基板から成り、ソース・ド
レイン領域が導体層に相当する。また、物理的気相成長
法はＤＣスパッタ法とした。金属配線材料は、Ａｌ−
０．５％Ｃｕから成り、酸化防止膜はアモルファスシリ
コンから成る。以下、図３及び図４を参照して、実施例
２の半導体装置の配線形成方法を説明する。
【００３５】［工程−２００］先ず、公知の方法に基づ
き、基体３０であるシリコン半導体基板に素子分離領域
３１を形成した後、シリコン半導体基板の表面にＳｉＯ
2から成るゲート酸化膜３２を形成する。次いで、ポリ
シリコン、ポリサイドあるいはシリサイドから成るゲー
ト電極３３を、例えばＣＶＤ法、フォトリソグラフィ技
術及びエッチング技術を用いて形成する。その後、ＬＤ
Ｄ構造を形成するためのイオン注入を行い、次いで、全
面にＳｉＯ2膜を堆積させた後、ＳｉＯ2膜をエッチバッ
クし、ＳｉＯ2から成るゲートサイドウオール３４をゲ
ート電極３３の側壁に形成する。次に、不純物のイオン
注入を行った後、基体３０にイオン注入された不純物を
活性化するために活性化アニール処理を行い、ソース・
ドレイン領域を形成する。こうして、図３の（Ａ）に示
すように、シリコン半導体基板から成る基体３０に、ソ
ース・ドレイン領域から成る導体層３５が形成される。
尚、図３の（Ａ）に示した構造では、素子分離領域３１
をＬＯＣＯＳ構造としたが、所謂トレンチ構造を有する
素子分離領域とすることもできる。
き、基体３０であるシリコン半導体基板に素子分離領域
３１を形成した後、シリコン半導体基板の表面にＳｉＯ
2から成るゲート酸化膜３２を形成する。次いで、ポリ
シリコン、ポリサイドあるいはシリサイドから成るゲー
ト電極３３を、例えばＣＶＤ法、フォトリソグラフィ技
術及びエッチング技術を用いて形成する。その後、ＬＤ
Ｄ構造を形成するためのイオン注入を行い、次いで、全
面にＳｉＯ2膜を堆積させた後、ＳｉＯ2膜をエッチバッ
クし、ＳｉＯ2から成るゲートサイドウオール３４をゲ
ート電極３３の側壁に形成する。次に、不純物のイオン
注入を行った後、基体３０にイオン注入された不純物を
活性化するために活性化アニール処理を行い、ソース・
ドレイン領域を形成する。こうして、図３の（Ａ）に示
すように、シリコン半導体基板から成る基体３０に、ソ
ース・ドレイン領域から成る導体層３５が形成される。
尚、図３の（Ａ）に示した構造では、素子分離領域３１
をＬＯＣＯＳ構造としたが、所謂トレンチ構造を有する
素子分離領域とすることもできる。
【００３６】［工程−２１０］次に、導体層３５が形成
された基体３０上に絶縁層４０を形成する。絶縁層４０
は、例えばＳｉＯ2から成り、ＣＶＤ法にて形成するこ
とができる。その後、導体層３５の上方の絶縁層４０
に、フォトリソグラフィ技術及びエッチング技術を用い
て開口部３６を設ける（図３の（Ｂ）参照）。
された基体３０上に絶縁層４０を形成する。絶縁層４０
は、例えばＳｉＯ2から成り、ＣＶＤ法にて形成するこ
とができる。その後、導体層３５の上方の絶縁層４０
に、フォトリソグラフィ技術及びエッチング技術を用い
て開口部３６を設ける（図３の（Ｂ）参照）。
【００３７】［工程−２２０］次に、開口部３６内を含
む絶縁層４０上に、Ｔｉ層及びＴｉＮ層を順次スパッタ
法で成膜する。尚、Ｔｉ層は、導体層３５と後に形成さ
れる金属配線材料との間のコンタクト抵抗の低減を目的
として形成される。一方、ＴｉＮ層は、金属配線材料で
開口部３６内を埋め込む際、金属配線材料によって導体
層３５が損傷を受けることを防止するバリア層としての
機能を有する。Ｔｉ層及びＴｉＮ層のスパッタ条件を以
下に例示する。尚、ＴｉＮ層の成膜後、ＴｉＮ層のバリ
ア性を向上させるために、窒素ガス雰囲気中若しくは窒
素ガスと酸素ガスの混合ガス雰囲気中で６５０゜Ｃ×６
０秒程度のＲＴＡ処理を行うことが好ましい。このよう
な工程で形成されたＴｉ層及びＴｉＮ層を纏めて、以下
バリアメタル層４１と呼ぶ。 Ｔｉ層の成膜条件 プロセスガス：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣパワー ：５ｋＷ 成膜温度 ：１５０゜Ｃ 膜厚 ：３０ｎｍ ＴｉＮ層の成膜条件 ガス ：Ａｒ／Ｎ2＝３０／８０sccm 圧力 ：０．４Ｐａ ＤＣパワー ：５ｋＷ 成膜温度 ：１５０゜Ｃ 膜厚 ：７０ｎｍ
む絶縁層４０上に、Ｔｉ層及びＴｉＮ層を順次スパッタ
法で成膜する。尚、Ｔｉ層は、導体層３５と後に形成さ
れる金属配線材料との間のコンタクト抵抗の低減を目的
として形成される。一方、ＴｉＮ層は、金属配線材料で
開口部３６内を埋め込む際、金属配線材料によって導体
層３５が損傷を受けることを防止するバリア層としての
機能を有する。Ｔｉ層及びＴｉＮ層のスパッタ条件を以
下に例示する。尚、ＴｉＮ層の成膜後、ＴｉＮ層のバリ
ア性を向上させるために、窒素ガス雰囲気中若しくは窒
素ガスと酸素ガスの混合ガス雰囲気中で６５０゜Ｃ×６
０秒程度のＲＴＡ処理を行うことが好ましい。このよう
な工程で形成されたＴｉ層及びＴｉＮ層を纏めて、以下
バリアメタル層４１と呼ぶ。 Ｔｉ層の成膜条件 プロセスガス：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣパワー ：５ｋＷ 成膜温度 ：１５０゜Ｃ 膜厚 ：３０ｎｍ ＴｉＮ層の成膜条件 ガス ：Ａｒ／Ｎ2＝３０／８０sccm 圧力 ：０．４Ｐａ ＤＣパワー ：５ｋＷ 成膜温度 ：１５０゜Ｃ 膜厚 ：７０ｎｍ
【００３８】［工程−２３０］その後、絶縁層４０上に
（より具体的には、実施例２においては、バリアメタル
層４１の上に）、Ａｌ−０．５％Ｃｕから成る金属配線
材料層４２を物理的気相成長法にて形成する（図３の
（Ｃ）参照）。実施例２においては、物理的気相成長法
はＤＣスパッタ法とした。尚、金属配線材料層４２の成
膜に先立ち、バリアメタル層４１の上に厚さ２０ｎｍの
Ｔｉから成る下地層（図示せず）を、金属配線材料層の
濡れ性向上のために、スパッタ法にて形成しておくこと
が望ましい。金属配線材料層４２の成膜条件を以下に例
示する。 金属配線材料層４２の成膜条件 ターゲット ：Ａｌ−０．５％Ｃｕ プロセスガス：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣパワー ：２０ｋＷ 成膜温度 ：３００゜Ｃ 膜厚 ：０．５μｍ
（より具体的には、実施例２においては、バリアメタル
層４１の上に）、Ａｌ−０．５％Ｃｕから成る金属配線
材料層４２を物理的気相成長法にて形成する（図３の
（Ｃ）参照）。実施例２においては、物理的気相成長法
はＤＣスパッタ法とした。尚、金属配線材料層４２の成
膜に先立ち、バリアメタル層４１の上に厚さ２０ｎｍの
Ｔｉから成る下地層（図示せず）を、金属配線材料層の
濡れ性向上のために、スパッタ法にて形成しておくこと
が望ましい。金属配線材料層４２の成膜条件を以下に例
示する。 金属配線材料層４２の成膜条件 ターゲット ：Ａｌ−０．５％Ｃｕ プロセスガス：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣパワー ：２０ｋＷ 成膜温度 ：３００゜Ｃ 膜厚 ：０．５μｍ
【００３９】尚、成膜後のアルミニウム系合金から成る
金属配線材料層４２の形状は、図３の（Ｃ）に示すよう
に、ブリッジ状が望ましい。即ち、開口部３６の底部に
はボイドが残り、且つ、開口部３６の上方は金属配線材
料層４２によって塞がれていることが望ましい。このよ
うな形状にしない場合、即ち、金属配線材料層が図８に
示すような形状となったのでは、開口部内の金属配線材
料層の表面に酸化防止膜を形成することが困難となるか
らである。金属配線材料層４２をこのような形状とする
ためには、成膜時の金属配線材料の流動性を高めればよ
い。そのために、実施例２においては、成膜温度を３０
０゜Ｃと高めに設定してある。
金属配線材料層４２の形状は、図３の（Ｃ）に示すよう
に、ブリッジ状が望ましい。即ち、開口部３６の底部に
はボイドが残り、且つ、開口部３６の上方は金属配線材
料層４２によって塞がれていることが望ましい。このよ
うな形状にしない場合、即ち、金属配線材料層が図８に
示すような形状となったのでは、開口部内の金属配線材
料層の表面に酸化防止膜を形成することが困難となるか
らである。金属配線材料層４２をこのような形状とする
ためには、成膜時の金属配線材料の流動性を高めればよ
い。そのために、実施例２においては、成膜温度を３０
０゜Ｃと高めに設定してある。
【００４０】［工程−２４０］次に、同一ＤＣスパッタ
装置内で、金属配線材料層４２を大気に曝すことなく、
金属配線材料層４２の上に酸化防止膜４３を形成する
（図４の（Ａ）参照）。酸化防止膜４３は、実施例１と
同様に、厚さ２ｎｍのアモルファスシリコンから成る。
酸化防止膜４３の成膜条件は、実施例１の［工程−１１
０］と同様とすることができる。
装置内で、金属配線材料層４２を大気に曝すことなく、
金属配線材料層４２の上に酸化防止膜４３を形成する
（図４の（Ａ）参照）。酸化防止膜４３は、実施例１と
同様に、厚さ２ｎｍのアモルファスシリコンから成る。
酸化防止膜４３の成膜条件は、実施例１の［工程−１１
０］と同様とすることができる。
【００４１】［工程−２５０］その後、ＤＣスパッタ装
置から半導体基板を取り出して、半導体装置（実際に
は、半導体装置の中間物である）を大気中に曝し、別の
リフロー処理専用装置（例えば炉）で金属配線材料層４
２をリフローさせて、酸化防止膜４３を構成する成分を
金属配線材料中に完全に固溶させ、且つ、金属配線材料
で開口部３６を埋め込み、接続孔３９を形成する（図４
の（Ｂ）参照）。この場合、リフロー処理前に、予め、
スパッタエッチング等によって金属配線材料層４２の表
面をクリーニングする必要は無い。リフロー処理の条件
は、例えば実施例１の［工程−１２０］と同様とするこ
とができる。開口部３６の底部のボイドは、金属配線材
料で完全に埋め込まれる。尚、酸化防止膜４３を構成す
る成分が金属配線材料中に完全に固溶した後の金属配線
材料層を参照番号４２Ａで表した。
置から半導体基板を取り出して、半導体装置（実際に
は、半導体装置の中間物である）を大気中に曝し、別の
リフロー処理専用装置（例えば炉）で金属配線材料層４
２をリフローさせて、酸化防止膜４３を構成する成分を
金属配線材料中に完全に固溶させ、且つ、金属配線材料
で開口部３６を埋め込み、接続孔３９を形成する（図４
の（Ｂ）参照）。この場合、リフロー処理前に、予め、
スパッタエッチング等によって金属配線材料層４２の表
面をクリーニングする必要は無い。リフロー処理の条件
は、例えば実施例１の［工程−１２０］と同様とするこ
とができる。開口部３６の底部のボイドは、金属配線材
料で完全に埋め込まれる。尚、酸化防止膜４３を構成す
る成分が金属配線材料中に完全に固溶した後の金属配線
材料層を参照番号４２Ａで表した。
【００４２】［工程−２６０］その後、実施例１の［工
程−１３０］と同様の方法で、フォトリソグラフィ技術
及びエッチング技術を用いて、絶縁層４０上の金属配線
材料層４２及び下地層をパターニングして、配線層を形
成する。
程−１３０］と同様の方法で、フォトリソグラフィ技術
及びエッチング技術を用いて、絶縁層４０上の金属配線
材料層４２及び下地層をパターニングして、配線層を形
成する。
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。実施例においては、絶縁層２０，４０の上に配
線を形成したが、例えば絶縁層２０，４０に溝部を形成
し、かかる溝部内を含む絶縁層上に下地層、金属配線材
料層、酸化防止膜を形成し、リフロー処理を施した後
に、絶縁層上の金属配線材料層及び下地層をエッチバッ
ク法や化学的・機械的研磨法（ＣＭＰ法）で除去するこ
とによって、溝部に埋め込まれた形態の配線構造とする
こともできる。
明したが、本発明はこれらの実施例に限定されるもので
はない。実施例においては、絶縁層２０，４０の上に配
線を形成したが、例えば絶縁層２０，４０に溝部を形成
し、かかる溝部内を含む絶縁層上に下地層、金属配線材
料層、酸化防止膜を形成し、リフロー処理を施した後
に、絶縁層上の金属配線材料層及び下地層をエッチバッ
ク法や化学的・機械的研磨法（ＣＭＰ法）で除去するこ
とによって、溝部に埋め込まれた形態の配線構造とする
こともできる。
【００５０】実施例２においては、導体層３５はソース
・ドレイン領域としたが、導体層３５は、下層絶縁層の
上に形成された下層配線層、あるいは下層絶縁層に形成
された溝部内に設けられた下層配線層とすることもでき
る。
・ドレイン領域としたが、導体層３５は、下層絶縁層の
上に形成された下層配線層、あるいは下層絶縁層に形成
された溝部内に設けられた下層配線層とすることもでき
る。
【００５１】酸化防止膜として、Ｓｉ以外にも、例えば
ＡｇやＧｅから構成することもできる。尚、Ａｌ−Ａｇ
及びＡｌ−Ｇｅの二元素系平衡状態図を図５の(Ｃ)及び
（Ｄ）に示す。
ＡｇやＧｅから構成することもできる。尚、Ａｌ−Ａｇ
及びＡｌ−Ｇｅの二元素系平衡状態図を図５の(Ｃ)及び
（Ｄ）に示す。
【００５２】実施例においては、絶縁層２０，４０をＳ
ｉＯ2から構成したが、その他、ＢＰＳＧ、ＰＳＧ、Ｂ
ＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ、ＳｉＯ
Ｎ又はＳｉＮ等の公知の絶縁材料、あるいはこれらの絶
縁層を積層したものから構成することができる。必要に
応じて、絶縁層の形成後、例えば、熱処理や化学的・機
械的研磨法（ＣＭＰ法）、エッチバック法等により、絶
縁層２０，４０の平坦化処理を行うことが望ましい。
ｉＯ2から構成したが、その他、ＢＰＳＧ、ＰＳＧ、Ｂ
ＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ、ＳｉＯ
Ｎ又はＳｉＮ等の公知の絶縁材料、あるいはこれらの絶
縁層を積層したものから構成することができる。必要に
応じて、絶縁層の形成後、例えば、熱処理や化学的・機
械的研磨法（ＣＭＰ法）、エッチバック法等により、絶
縁層２０，４０の平坦化処理を行うことが望ましい。
【００５３】実施例においてはＴｉ層やＴｉＮ層をスパ
ッタ法で成膜したが、その代わりにＣＶＤ法を用いて成
膜することもできる。メタルプラグ１８はタングステン
に限定されず、他の高融点金属材料若しくは高融点金属
化合物、例えば銅若しくはＴｉＮから構成することもで
きる。ＣＶＤ法による銅、ＴｉＮ及びＴｉの成膜条件を
以下に例示する。尚、ＨＦＡとは、ヘキサフルオロアセ
チルアセトネートの略である。 銅のＣＶＤ成膜条件 使用ガス ： Ｃｕ（ＨＦＡ）2／Ｈ2＝１０／１００
０sccm 圧力 ： ２．６×１０3Ｐａ 基板加熱温度： ３５０゜Ｃ パワー ： ５００Ｗ ＴｉＮのＥＣＲ ＣＶＤ条件 使用ガス ： ＴｉＣｌ4／Ｈ2／Ｎ2＝２０／２
６／８sccm マイクロ波パワー ２．８ｋＷ 基板ＲＦバイアス： −５０Ｗ 温度 ： ７５０゜Ｃ 圧力 ： ０．１２Ｐａ ＴｉのＥＣＲ ＣＶＤ条件 使用ガス ： ＴｉＣｌ4／Ｈ2／Ａｒ＝１５／５
０／４３sccm マイクロ波パワー： ２．０ｋＷ 温度 ： ５００゜Ｃ 圧力 ： ０．３Ｐａ
ッタ法で成膜したが、その代わりにＣＶＤ法を用いて成
膜することもできる。メタルプラグ１８はタングステン
に限定されず、他の高融点金属材料若しくは高融点金属
化合物、例えば銅若しくはＴｉＮから構成することもで
きる。ＣＶＤ法による銅、ＴｉＮ及びＴｉの成膜条件を
以下に例示する。尚、ＨＦＡとは、ヘキサフルオロアセ
チルアセトネートの略である。 銅のＣＶＤ成膜条件 使用ガス ： Ｃｕ（ＨＦＡ）2／Ｈ2＝１０／１００
０sccm 圧力 ： ２．６×１０3Ｐａ 基板加熱温度： ３５０゜Ｃ パワー ： ５００Ｗ ＴｉＮのＥＣＲ ＣＶＤ条件 使用ガス ： ＴｉＣｌ4／Ｈ2／Ｎ2＝２０／２
６／８sccm マイクロ波パワー ２．８ｋＷ 基板ＲＦバイアス： −５０Ｗ 温度 ： ７５０゜Ｃ 圧力 ： ０．１２Ｐａ ＴｉのＥＣＲ ＣＶＤ条件 使用ガス ： ＴｉＣｌ4／Ｈ2／Ａｒ＝１５／５
０／４３sccm マイクロ波パワー： ２．０ｋＷ 温度 ： ５００゜Ｃ 圧力 ： ０．３Ｐａ
【００５４】下地層は、Ｔｉの他、ＴｉＮ、ＴｉＯＮ、
ＴｉＷ、Ｗ等の導電性を有する高融点金属若しくはその
化合物から構成することができる。
ＴｉＷ、Ｗ等の導電性を有する高融点金属若しくはその
化合物から構成することができる。
【００５５】
【発明の効果】本発明の半導体装置の配線形成方法にお
いては、金属配線材料層の上に酸化防止膜を形成してお
くことにより、一度大気中に半導体装置が曝されても金
属配線材料層の表面が酸化されることがない。従って、
金属配線材料層の成膜とリフロー処理（高圧リフローを
含む）を別の装置で行うことができる。また、リフロー
処理前に、スパッタエッチング等による金属配線材料層
の表面クリーニング処理を行う必要がない。その結果、
配線形成の工程全体の低コスト化が図れる。即ち、従来
の成膜装置をそのまま利用して、クラスター装置化する
こと無く、金属配線材料層等の成膜及び金属配線材料層
の高圧リフロー処理を含むリフロー処理を行うことがで
きる。また、リフロー処理装置あるいは高圧リフロー処
理装置が、熱処理及び／又は高圧処理部分のみで済むた
め、装置の低コスト化及びバッチ処理化に有利となる。
更には、酸化防止膜の金属配線材料中への固溶によっ
て、リフロー温度の低下が期待できるし、酸化防止膜を
銅から構成すれば、銅が金属配線材料中に固溶されるこ
とによって、金属配線材料層の信頼性も向上する。
いては、金属配線材料層の上に酸化防止膜を形成してお
くことにより、一度大気中に半導体装置が曝されても金
属配線材料層の表面が酸化されることがない。従って、
金属配線材料層の成膜とリフロー処理（高圧リフローを
含む）を別の装置で行うことができる。また、リフロー
処理前に、スパッタエッチング等による金属配線材料層
の表面クリーニング処理を行う必要がない。その結果、
配線形成の工程全体の低コスト化が図れる。即ち、従来
の成膜装置をそのまま利用して、クラスター装置化する
こと無く、金属配線材料層等の成膜及び金属配線材料層
の高圧リフロー処理を含むリフロー処理を行うことがで
きる。また、リフロー処理装置あるいは高圧リフロー処
理装置が、熱処理及び／又は高圧処理部分のみで済むた
め、装置の低コスト化及びバッチ処理化に有利となる。
更には、酸化防止膜の金属配線材料中への固溶によっ
て、リフロー温度の低下が期待できるし、酸化防止膜を
銅から構成すれば、銅が金属配線材料中に固溶されるこ
とによって、金属配線材料層の信頼性も向上する。
【図１】実施例１の半導体装置の配線形成方法を説明す
るための工程図である。
るための工程図である。
【図２】図１に引き続き、実施例１の半導体装置の配線
形成方法を説明するための工程図である。
形成方法を説明するための工程図である。
【図３】実施例２の半導体装置の配線形成方法を説明す
るための工程図である。
るための工程図である。
【図４】図３に引き続き、実施例２の半導体装置の配線
形成方法を説明するための工程図である。
形成方法を説明するための工程図である。
【図５】二元素系平衡状態図である。
【図６】従来の高温リフロー法を説明するための図であ
る。
る。
【図７】従来の高温リフロー法における問題点を説明す
るための図である。
るための図である。
【図８】成膜後の開口部近傍における金属配線材料の状
態を模式的に示す図である。
態を模式的に示す図である。
１０，３０ 基体
１１，３１ 素子分離領域
１２，３２ ゲート酸化膜
１３，３３ ゲート電極
１４，３４ ゲートサイドウオール
１５， ソース・ドレイン領域
１６，３６ 開口部
１７，４１ バリアメタル層
１８ メタルプラグ
１９，４４ 接続孔
２０，４０ 絶縁層
２１ 下地層
２２，２２Ａ，４２，４２Ａ 金属配線材料層
２３，４３ 酸化防止膜
３５ 導体層（ソース・ドレイン領域）
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/28 - 21/288
H01L 21/3205 - 21/3213
H01L 21/768
Claims (2)
- 【請求項１】（イ）基体上に物理的気相成長法にてＡｌ
−０．５％Ｃｕから成る金属配線材料層を形成する工程
と、 （ロ）該金属配線材料層上に、膜厚が該金属配線材料層
の層厚に対して略０．４％のシリコンアモルファスから
成る酸化防止膜を形成する工程と、 （ハ）該金属配線材料層を４４０゜Ｃ以上５７７゜Ｃ以
下の温度でリフローさせて、酸化防止膜を構成する成分
を金属配線材料中に完全に固溶させる工程と、 （ニ）該金属配線材料層をパターニングして配線を形成
する工程、から成ることを特徴とする半導体装置の配線
形成方法。 - 【請求項２】金属配線材料層から成る配線、及び該金属
配線材料層を構成する金属配線材料が埋め込まれた接続
孔を形成するための半導体装置の配線形成方法であっ
て、 （イ）導体層が設けられた基体上に絶縁層を形成し、該
導体層の上方の絶縁層に開口部を形成する工程と、 （ロ）絶縁層上に、Ａｌ−０．５％Ｃｕから成る金属配
線材料層を物理的気相成長法にて形成する工程と、 （ハ）該金属配線材料層上に、膜厚が該金属配線材料層
の層厚に対して略０．４％のシリコンアモルファスから
成る酸化防止膜を形成する工程と、 （ニ）該金属配線材料層を４４０゜Ｃ以上５７７゜Ｃ以
下の温度でリフローさせて、酸化防止膜を構成する成分
を金属配線材料中に完全に固溶させ、且つ、該金属配線
材料で開口部を埋め込み、接続孔を形成する工程と、 （ホ）該金属配線材料層をパターニングして配線を形成
する工程、から成ることを特徴とする半導体装置の配線
形成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33424294A JP3365112B2 (ja) | 1994-12-16 | 1994-12-16 | 半導体装置の配線形成方法 |
| US08/568,667 US5985751A (en) | 1994-12-16 | 1995-12-07 | Process for fabricating interconnection of semiconductor device |
| KR1019950050135A KR960026643A (ko) | 1994-12-16 | 1995-12-14 | 반도체장치의 배선 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33424294A JP3365112B2 (ja) | 1994-12-16 | 1994-12-16 | 半導体装置の配線形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08172131A JPH08172131A (ja) | 1996-07-02 |
| JP3365112B2 true JP3365112B2 (ja) | 2003-01-08 |
Family
ID=18275140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33424294A Expired - Fee Related JP3365112B2 (ja) | 1994-12-16 | 1994-12-16 | 半導体装置の配線形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5985751A (ja) |
| JP (1) | JP3365112B2 (ja) |
| KR (1) | KR960026643A (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789317A (en) * | 1996-04-12 | 1998-08-04 | Micron Technology, Inc. | Low temperature reflow method for filling high aspect ratio contacts |
| US6171957B1 (en) | 1997-07-16 | 2001-01-09 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method of semiconductor device having high pressure reflow process |
| JP3201321B2 (ja) * | 1997-11-10 | 2001-08-20 | 日本電気株式会社 | 配線用アルミニウム膜の形成方法 |
| US6140236A (en) * | 1998-04-21 | 2000-10-31 | Kabushiki Kaisha Toshiba | High throughput A1-Cu thin film sputtering process on small contact via for manufacturable beol wiring |
| US6982226B1 (en) * | 1998-06-05 | 2006-01-03 | Agere Systems Inc. | Method of fabricating a contact with a post contact plug anneal |
| JP2000133712A (ja) * | 1998-08-18 | 2000-05-12 | Seiko Epson Corp | 半導体装置の製造方法 |
| KR100309811B1 (ko) * | 1998-12-30 | 2002-07-06 | 박종섭 | 반도체소자의금속배선형성방법 |
| TW412792B (en) * | 1999-02-10 | 2000-11-21 | Applied Materials Inc | Etching back process for solving the plug loss |
| US6211085B1 (en) * | 1999-02-18 | 2001-04-03 | Taiwan Semiconductor Company | Method of preparing CU interconnect lines |
| US6451698B1 (en) * | 1999-04-07 | 2002-09-17 | Koninklijke Philips Electronics N.V. | System and method for preventing electrochemical erosion by depositing a protective film |
| JP3892621B2 (ja) * | 1999-04-19 | 2007-03-14 | 株式会社神戸製鋼所 | 配線膜の形成方法 |
| US6683761B2 (en) | 2000-11-09 | 2004-01-27 | Seagate Technology Llc | Magnetoresistive sensor with laminate electrical interconnect |
| US6436814B1 (en) * | 2000-11-21 | 2002-08-20 | International Business Machines Corporation | Interconnection structure and method for fabricating same |
| KR100400035B1 (ko) * | 2001-02-21 | 2003-09-29 | 삼성전자주식회사 | 균일한 접촉 저항을 갖는 콘택을 구비한 반도체 소자 및그의 제조방법 |
| JP2003023070A (ja) * | 2001-07-05 | 2003-01-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100641502B1 (ko) * | 2002-12-30 | 2006-10-31 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조시 듀얼 다마신 공정을 이용한 콘텍형성방법 |
| JP4528510B2 (ja) * | 2003-09-22 | 2010-08-18 | 株式会社東芝 | 半導体レーザ素子用サブマウント |
| KR100792358B1 (ko) * | 2006-09-29 | 2008-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 및 그 형성방법 |
| KR101476120B1 (ko) * | 2008-06-12 | 2014-12-26 | 주성엔지니어링(주) | 박막형 태양전지 및 그 제조방법 |
| US8487386B2 (en) * | 2009-06-18 | 2013-07-16 | Imec | Method for forming MEMS devices having low contact resistance and devices obtained thereof |
| US9960078B1 (en) * | 2017-03-23 | 2018-05-01 | International Business Machines Corporation | Reflow interconnect using Ru |
| US20230343697A1 (en) * | 2022-04-20 | 2023-10-26 | Samsung Electronics Co., Ltd. | Semiconductor device including spacer via structure and method of manufacturing the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5747361A (en) * | 1991-05-01 | 1998-05-05 | Mitel Corporation | Stabilization of the interface between aluminum and titanium nitride |
| KR100281887B1 (ko) * | 1994-01-18 | 2001-03-02 | 윤종용 | 반도체장치의 제조방법 |
| US5610099A (en) * | 1994-06-28 | 1997-03-11 | Ramtron International Corporation | Process for fabricating transistors using composite nitride structure |
-
1994
- 1994-12-16 JP JP33424294A patent/JP3365112B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-07 US US08/568,667 patent/US5985751A/en not_active Expired - Fee Related
- 1995-12-14 KR KR1019950050135A patent/KR960026643A/ko not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| KR960026643A (ko) | 1996-07-22 |
| JPH08172131A (ja) | 1996-07-02 |
| US5985751A (en) | 1999-11-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |