KR100792358B1 - 반도체 소자의 금속배선 및 그 형성방법 - Google Patents

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Abstract

본 발명은 다마신 공정을 적용한 금속배선 형성시 금속배선용 금속막과 이와 이종(異種)의 물질로 이루어진 장벽금속막 간의 접촉부에서 갈바닉 부식이 발생하는 것을 억제할 수 있는 반도체 소자의 금속배선 및 그 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 트렌치가 형성된 절연막과, 상기 트렌치를 포함한 상기 절연막 상부면 단차를 따라 형성된 장벽금속막과, 상기 트렌치가 매립되도록 상기 장벽금속막 상에 형성된 금속막과, 상기 금속막과 상기 장벽금속막 간의 계면에 형성된 갈바닉 부식 방지막을 포함하여 이루어진 반도체 소자의 금속배선을 제공한다.
다마신, 금속배선, 장벽금속막, 갈바닉 부식 방지막, AlCu 합금막

Description

반도체 소자의 금속배선 및 그 형성방법{METAL LINE IN SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 종래기술에 따라 다마신 공정을 적용한 알루미늄배선 형성공정 중 세정공정시 발생된 알루미늄배선과 장벽금속만 간의 갈바닉 부식('C' 부위 참조)을 나타낸 SEM(Scanning Electron Microscope) 사진.
도 2a 내지 도 2d는 본 발명의 실시예1에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 공정단면도.
도 3a 내지 도 3c는 본 발명의 실시예2에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
20, 30 : 제1 절연막 21, 31 : 식각정지막
22, 32 : 제2 절연막 23 : 트렌치
24, 33 : 장벽금속막 25 : 구리막
27, 35 : 알루미늄막 28 : 열공정
25A, 36 : AlCu 합금막 29, 37 : 금속배선
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 60nm 이하급 플래시(flash) 메모리 소자의 금속배선 및 그 형성방법, 더욱 자세하게는 다마신(damascene) 공정을 이용하는 플래시 메모리 소자의 비트라인 및 그 형성방법에 관한 것이다.
60nm 이하급의 플래시(flash) 메모리 소자 제조시에는 비트라인(bit line)으로 텅스텐(W)을 이용하게 되면 플래시 메모리 소자의 동작특성에 적합한 바(bar)저항을 확보하기 어렵다. 따라서, 텅스텐을 대신하여 알루미늄(Al) 또는 구리(Cu)를 이용하여 금속배선을 형성하는 방법이 제안되었다. 통상, 알루미늄을 이용한 금속배선의 형성은 알루미늄을 증착한 다음 반응성 이온 식각(Reactive Ion Etch, RIE) 공정을 실시하여 이루어지는데, RIE 공정을 이용한 알루미늄 배선 형성방법은 균일한 식각면을 형성하기 어렵고 하부 계면에서의 알루미늄 손실이 발생하기 때문에 금속배선의 임계치수(CD, Critical Dimension)가 낮을수록 구현하기가 어렵다는 문제가 있다. 한편, 구리를 이용한 금속배선의 형성은 다마신(damascene) 공정을 적용하여 이루어지는데, 이러한 다마신 공정은 RIE 공정에 비하여 전자이동(electromigraion, EM) 특성이 우수한 것으로 알려져 있다.
이에, 최근에는 다마신 공정을 적용하여 구리 또는 알루미늄 금속배선을 형 성하는 기술이 주목되고 있다. 이러한 구리 또는 알루미늄은 층간절연막으로의 확산을 방지하기 위해 층간절연막과의 계면에 장벽금속막을 구비한다. 이때, 다마신 공정을 적용한 구리 금속배선(이하, 구리배선이라 함)의 형성은 알루미늄 금속배선(이하, 알루미늄배선이라 함)에 비해 전자이동 특성이나 배선 간 분리를 위한 CMP(Chemical Mechanical Polishing) 공정에서의 안정성은 확보가 되나, 구리가 갖는 확산 특성상 구리배선을 형성하기 위한 독립적인 작업 공간 및 장비가 필요하다는 단점이 있다. 참고로, 구리는 실리콘(Si)이나 절연막으로 이용되는 산화물 계열 내에서 빠른 확산 속도를 갖는 특성이 있다.
반면에, 다마신 공정을 적용한 알루미늄배선의 형성은 구리배선에 비해 치밀한 막을 형성할 수 있고 실리콘이나 절연막으로의 확산 문제가 없어 금속배선으로 사용하기에 유리한 장점이 있으나, 전기적으로 구리에 비해 불안정하여 전자이동 특성이 나빠 쉽게 부식(corrosion)이 발생하는 단점이 있다. 특히, 알루미늄과 이종 금속인 장벽금속(barrier metal)막과의 접촉부에서는 전자를 장벽금속막으로 제공하는 갈바닉 부식(galvanic corrosion)이 쉽게 발생하는데, 이러한 특성은 금속배선의 바저항(bar resistance)을 증가시키며 소자의 신뢰성을 저하시키는 원인이 된다.
또한, 이웃하는 알루미늄 배선을 전기적으로 분리시키기 위한 CMP 후에는 CMP시 발생하는 슬러리 잔류물과 연마 부산물을 제거하기 위하여 세정공정을 실시하는데, 통상 이러한 세정공정시에는 암모니아(NH3)나 불산(HF)계통의 세정액을 사 용하고 있다. 이로 인해, 알루미늄배선으로의 세정액 침투(chemical attack)에 의한 갈바닉 부식을 피할 수 없게 된다. 따라서, 세정공정시 갈바닉 부식을 억제하기 위한 세정액의 도입이 시급한 실정이다. 도 1은 이와 같이 CMP 후 실시한 세정공정시 알루미늄배선과 장벽금속만 간의 갈바닉 부식('C' 부위 참조) 발생을 나타낸 SEM(Scanning Electron Microscope) 사진이다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 다마신 공정을 적용한 금속배선 형성시 금속배선용 금속막과 이와 이종(異種)의 물질로 이루어진 장벽금속막 간의 접촉부에서 갈바닉 부식이 발생하는 것을 억제할 수 있는 반도체 소자의 금속배선 및 그 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 트렌치가 형성된 절연막과, 상기 트렌치를 포함한 상기 절연막 상부면 단차를 따라 형성된 장벽금속막과, 상기 트렌치가 매립되도록 상기 장벽금속막 상에 형성된 금속막과, 상기 금속막과 상기 장벽금속막 간의 계면에 형성된 갈바닉 부식 방지막을 포함하여 이루어진 반도체 소자의 금속배선을 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 복수의 트렌치를 구비한 절연막이 형성된 기판을 제공하는 단계와, 상기 트렌치를 포함한 상기 절연막 상부면 단차를 따라 장벽금속막을 형성하는 단계와, 상기 장벽금속막 상부면 단차를 따라 제1 금속막을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 제1 금속막 상에 제2 금속막을 형성하는 단계와, 열공정을 통해 상기 장벽금속막과 상기 제2 금속막 간의 계면에 갈바닉 부식 방지막을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
또한, 상기 목적을 달성하기 위한 또다른 측면에 따른 본 발명은, 복수의 트렌치를 구비한 절연막이 형성된 기판을 제공하는 단계와, 상기 트렌치를 포함한 상기 절연막 상부면 단차를 따라 장벽금속막을 형성하는 단계와, 상기 트렌치가 매립되도록 장벽금속막 상에 제1 금속으로 이루어진 금속막을 증착하는 동시에 제2 금속 가스를 주입하여 상기 장벽금속막과 상기 금속막 간의 계면에 갈바닉 부식 방지막을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
본 발명은 다마신 공정을 이용한 금속배선 형성시 장벽금속막과 금속배선용 금속막 간의 계면에 금속막 물질을 함유한 합금막으로 이루어진 갈바닉 부식 방지막을 형성함으로써, 장벽금속막과 금속막 간의 계면에서 갈바닉 부식이 발생하는 것을 억제할 수 있다.
또한, pH가 4~6인 약산성 연마 슬러리를 이용하여 상기 금속막을 평탄화함으로써 이웃하는 금속막을 서로 분리시킨다. 따라서, 평탄화공정시에도 장벽금속막과 금속막 간의 갈바닉 부식을 억제할 수 있다. 이에 더하여, 평탄화공정 후 실시하는 세정공정시에도 세정액의 pH가 8~10, 즉 염기성으로 유지되도록 순수 세정액에 금속부식방지제를 첨가함으로써 장벽금속막과 금속막 간의 갈바닉 부식을 억제할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예1
도 2a 내지 도 2d는 본 발명의 실시예1에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 복수의 도전층(미도시)이 형성된 기판(미도시) 상부에 제1 절연막(20)을 형성한다. 이때, 제1 절연막(20)은 산화막 계열의 물질로 형성한다.
이어서, 제1 절연막(20) 상에 식각정지막(21)으로 제1 절연막(20)과 식각선택비를 갖는 질화막을 증착한다. 그런 다음, 식각정지막(21) 상에 제2 절연막(22)을 증착한다. 제2 절연막(22)은 식각정지막(21)과 식각선택비를 갖는 산화막 계열 의 물질로 형성한다. 예컨대, 제2 절연막(22)은 TSiO2, TEOS(Tetra Ethyle Ortho Silicate), HDP(High Density Plasma) 및 USG(Undoped Silicate Glass) 중 어느 하나의 물질로 형성하거나, 스핀 온(spin on) 방식 또는 화학적기상증착(CVD) 방식의 저유전(low-k)막으로 형성할 수 있다. 바람직하게는, 제2 절연막은 그 증착 두께를 100~2500Å으로 한다.
이어서, 제2 절연막(22), 식각정지막(21) 및 제1 절연막(20)의 일부를 식각하여 트렌치(23)를 형성한다. 이러한 트렌치(23) 형성을 위한 식각공정은 2번에 걸쳐 이루어지는데, 이는 첫번째 식각공정시 일단 식각정지막(21) 상에서 식각이 멈추었다가 두번째 식각공정을 통해 제1 절연막(20)이 식각되기 때문이다. 바람직하게는, 트렌치(23)의 깊이는 1500~3000Å으로 한다.
이어서, 도 2b에 도시된 바와 같이, 트렌치(23)가 형성된 전체 구조 상부면 단차를 따라 장벽금속막(24)을 증착한다. 이때, 장벽금속막(24)으로는 Ti/TiN, Ti/TiN/Ti, Ta/TaN, Ta/TaN/Ta, Ti/TiSiN 및 Ti/TiSiN/Ti 중 어느 하나의 적층막을 이용한다. 특히, 장벽금속막(24)의 증착시에는 화학적기상증착 방식 또는 물리적기상증착(PVD) 방식 모두를 적용할 수 있으며, 막의 스텝 커버리지(step coverage)를 고려하여 수평 방향으로의 최종 두께가 80Å을 넘지 않도록 한다.
이어서, 장벽금속막(24)의 상부면 단차를 따라 구리막(25)을 얇게 증착한다. 이때, 구리막(25)의 증착은 물리적기상증착(PVD, Physical Vapor Deposition) 방식을 이용하여 이루어지되, 그 증착 두께를 50Å 이내로 하는 것이 바람직하다.
이어서, 도 2c에 도시된 바와 같이, 트렌치(23)가 매립되도록 구리막(25) 상부에 알루미늄막(27)을 두껍게 증착한다. 예컨대, 알루미늄막(27)은 화학적기상증착(CVD, Chemical Vapor Deposition) 방식을 이용하여 증착한다.
이어서, 열공정(28)을 실시하여 알루미늄막(27)과 장벽금속막(24) 간의 계면에 AlCu 합금막(25A)을 형성한다. 이러한 AlCu 합금막(25A)은 미리 증착되어 있던 얇은 구리막(25)이 열공정(28)시 발생된 열에 의해 알루미늄막(27)과 반응하여 형성된 것이다. 따라서, 본 발명의 실시예1에 따르면, 알루미늄막(27)과 장벽금속막(24) 간의 계면에 형성된 AlCu 합금막(25A)을 통해 알루미늄막(27)과 장벽금속막(24) 간의 계면에서 발생하는 갈바닉 부식현상을 억제할 수 있다. AlCu 합금막(25A)이 갈바닉 부식현상을 억제할 수 있는 이유는 다음과 같다. 통상 Al은 전자를 제공하여 양극(anodic) 성향이 강한 물질인데, Al에 비해 음극(cathodic) 성향이 강한 Cu와 결합하게 되면 전자 이동 특성이 향상되므로 갈바닉 부식을 억제할 수 있다.
이어서, 도 2d에 도시된 바와 같이, CMP 공정을 실시하여 트렌치(23) 내에 매립되어 서로 전기적으로 분리된 복수의 금속배선(29)을 형성한다. 특히, 이러한 CMP 공정 진행시에는 알루미늄막(27) 표면에서의 피팅 부식(pitting corrosion)이나 장벽금속막(24)과의 계면에서의 갈바닉 부식을 억제하기 위하여 연마 슬러리의 pH 및 그 조성 제어가 중요하다. 예컨대, CMP 공정은 알루미늄을 산화시킨 후 pH가 4~6인 연마 슬러리를 이용하여 이를 제거하는 방식으로 진행된다. 이를 위해, 여기서는 산화제를 2~6% 첨가하여 알루미늄을 산화시킨 후 콜로이드성의 실리 카(colloidal silica) 또는 알루미늄산화막(Al2O3)계의 연마입자를 사용하여 산화된 알루미늄을 제거하는 방식으로 진행한다. 바람직하게는, 이러한 CMP 공정시 사용되는 산화제로는 H2O2, Fe(NO3)3 및 H5IO6 중 어느 하나를 이용한다. 따라서, 본 발명의 실시예1에 따르면, 다마신 공정을 적용하여 알루미늄배선을 형성하는 경우 실시하는 CMP 공정시에도 알루미늄배선이 부식되는 것을 방지할 수 있다.
이어서, CMP 공정시 발생된 슬러리 잔류물과 연마 부산물을 제거하기 위하여 세정공정을 실시한다. 이러한 세정공정시에도 알루미늄막(27)의 부식을 방지하기 위하여 순수(DeIonized water, DIW) 세정액을 기본 세정액으로 이용한다. 바람직하게는, 세정공정시 사용되는 순수 세정액의 사용 온도를 30~80℃로 유지한다. 이는, 세정 반응 특성의 증대효과를 최대화하기 위함이다. 한편, 세정액의 pH가 8~10정도(염기성)로 유지되도록 순수 세정액에 금속부식방지제를 첨가하여 사용할 수 있다. 이때, 순수 세정액의 농도는 50~80wt%로 유지하는 것이 바람직하다.
여기서, 금속부식방지제로 메틸 에스테르(methyle gallate)를 사용할 경우에는 메틸 에스테르의 OH 그룹(group)과 알루미늄막 표면에 형성된 산화막과의 화학결합을 통해 메틸 에스테르가 알루미늄막의 표면에 먼저 흡착되어 알루미늄과 불용성의 킬레이트 화합물(insoluble chelate)을 형성함으로써, Cl- 이온의 흡착이나 순수에 의한 용해(dissolution) 반응을 방지하므로 알루미늄막 표면에 형성된 산화막을 보호해주는 역할을 한다. 이에 더하여, 처음부터 순수를 이용한 세정액을 사용하므로 순수 세정시간을 최소화할 수 있다. 메틸 에스테르 첨가시에는 메틸 에스테 르의 농도를 0.01~10wt%로 유지하는 것이 바람직하다.
이외에도, 본 발명의 세정공정시에는 금속부식방지제를 대신하여 유기성분의 불순물이나 폴리머의 제거를 위해 아민(amine) 계열의 히드라진(hydrazine)을 사용할 수 있다. 히드라진은 폴리머의 메인 체인(main chain)을 끊어줌으로써 산화막 폴리머나 금속 폴리머의 제거 효율을 증진시킨다. 이때, 히드라진의 농도를 10~50wt%로 유지하는 것이 중요하다. 또한, 금속부식방지제를 대신하여 연마과정에서 발생하는 슬러리 잔류물과 연마 부산물을 효율적으로 제거하기 위하여 알루미늄막의 손상이 없는 범위 하에서 극소량의 불산(HF)을 첨가할 수도 있다. 예컨대, 수~수백ppm 농도의 불산을 첨가할 수도 있다.
따라서, 본 발명의 실시예1에 따르면, 다마신 공정을 적용하여 알루미늄배선을 형성하는 경우 CMP 후 실시하는 세정공정시에도 알루미늄배선이 부식되는 것을 방지할 수 있다.
참고로, 이하에서는 하기에 기재된 알루미늄의 갈바닉 부식 반응식을 통해 일반적인 갈바닉 부식현상의 원리에 대해 설명하기로 한다.
일반적으로 알루미늄막 표면이 대기중에 노출되면 표면에 아모르퍼스 산화막이 형성되어 그 표면을 보호하게 되지만, 알루미늄막이나 주변층에 (SO4)2 - 이온이나 Cl- 이온과 같은 음이온들이 존재할 경우에는 산화막과 반응하여 워터-솔러블 솔트(water-soluble salts)를 형성하게 된다. 또한, 알루미늄막에 Cl- 이온이 존재할 경우에는 Cl- 이온이 산화막으로 이동하여 Al3 + 이온이 알루미늄막 표면으로 이동하는 것을 억제하지 못하게 되므로 알루미늄 피팅이 발생하게 된다. 따라서, 알루미늄막의 부식현상의 첫번째 단계는 산화막으로의 Cl- 이온 침투로 판단되며, 이로 인해 알루미늄막 표면에 형성된 워터 솔러블 솔트가 제거되어 알루미늄 표면이 노출되게 된다. 이때, 하기의 반응식 1과 같이 알루미늄 표면이 양극성 물질로 용해되어, 즉 Al3 +로 녹아 피트가 유발되는 것이다. 여기서, 반응식 1은 알루미늄막에 대한 양극성(anode) 반응식이다.
Al → Al3 + + 3e-
Al3 + + H2O → Al(OH)2+ + H+
Al(OH)2+ + H2O → Al(OH)2 + + H+
Al(OH)2 + + H2O → Al(OH)3 + H+
Al(OH)3 + H2O → Al(OH)4 - + H+
xAl3 + + yH2O → Alx(OH)y 3x-y + yH+
반면에, 알루미늄막에 포함된 구리나 장벽금속막을 이루는 Ti 또는 TiN 표면에서는 하기의 반응식 2에서와 같이 음극성 반응이 발생되어 산소의 환원이나 물속에서의 수산화물 이온화(hydroxide ion) 반응이 발생된다. 여기서, 반응식 2는 장벽금속막에 대한 음극(cathode)성 반응식을 나타낸 것이다.
2H2O + 2e- → 2OH- + H2
O2 + H2O + 2e- → 4OH-
한편, 수용매 내에서 Al3 + 이온의 화학반응은 매우 복잡하며 Al3 + 이온이 물과 반응하여 가수 분해를 일으키는(hydrolotic) 종(species)을 형성하는 상호반응에 의해 지배된다. 또한, Al의 용해도와 형성된 산수소(oxyhydrogen)의 용해도는 용액의 pH에 의존한다. 따라서, 용액의 pH가 산성에서 염기성으로 변화됨에 따라 용액 내의 Al 농도가 급격하게 변화하여 산성 조건하에서는 Al3 + 이온이, 그리고 염기성 조건하에서는 Al(OH)4 이온이 거의 변화가 없는 종(predominant stable species)을 구성하게 된다.
실시예2
도 3a 내지 도 3c는 본 발명의 실시예2에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위하여 도시한 공정단면도이다. 본 발명의 실시예2에 따른 반도체 소자 제조방법은 AlCu 합금막을 형성하는 방법이 실시예1과 다르다. 즉, 실시예1에서는 AlCu 합금막을 형성하기 위해 알루미늄막 증착 전에 미리 구리막을 증착하고 알루미늄막 증착 후에는 열공정을 실시하였으나, 실시예2에서는 별도의 구리막을 증착하지 않고 알루미늄막 증착시 구리 소스가스를 주입하게 된다. 이하에서는, 도 3a 내지 도 3c를 통해 간략히 본 발명의 실시예2에 따른 반도체 소자 제조방법에 대해 설명하기로 한다. 특히, 본 발명의 실시예2는 실시예1과 AlCu 합금막을 형성하는 방법을 제외한 모든 공정 조건은 동일하므로, 이에 대한 구체적인 설명은 생략하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 복수의 도전층(미도시)이 형성된 기판(미도시) 상부에 제1 절연막(30)을 형성하고 제1 절연막(30) 상에 식각정지막(31)으로 질화막을 증착한다. 그런 다음, 식각정지막(31) 상에 제2 절연막(32)을 증착한다. 제2 절연막(32)은 식각정지막(31)과 식각선택비를 갖는 산화막 계열의 물질로 형성한다.
이어서, 제2 절연막(32), 식각정지막(31) 및 제1 절연막(30)의 일부를 식각하여 트렌치(미도시)를 형성하고, 트렌치를 포함한 전체 구조 상부면 단차를 따라 장벽금속막(33)을 증착한다. 이때, 장벽금속막(33)으로는 Ti/TiN, Ti/TiN/Ti, Ta/TaN, Ta/TaN/Ta, Ti/TiSiN 및 Ti/TiSiN/Ti 중 어느 하나의 적층막을 이용한다.
이어서, 도 3b에 도시된 바와 같이, 트렌치(미도시)가 매립되도록 장벽금속막(33)의 상부에 알루미늄막(35)을 증착한다. 예컨대, 알루미늄막(35)은 화학적기 상증착(CVD, Chemical Vapor Deposition) 방식을 이용하여 증착한다. 특히, 이러한 알루미늄막(35)의 증착시에는 장벽금속막(33)과 알루미늄막(35) 간의 계면에 AlCu 합금막(36)이 형성되도록 구리 소스가스를 첨가하는 것이 중요하다. 바람직하게는, 먼저 AlCu 합금막(36)을 형성한 다음 화학적기상증착 방법으로 200~1000Å 두께의 알루미늄막을 증착하여 트렌치를 매립하고, 물리적기상증착 방법으로 0.3~1%의 구리를 포함하는 벌크 알루미늄막을 1000~5000Å의 두께로 증착한다. 따라서, 본 발명의 실시예2에 따르면, 알루미늄막(35)과 장벽금속막(33) 간의 계면에 형성된 AlCu 합금막(36)을 통해 알루미늄막(35)과 장벽금속막(33) 간의 계면에서 발생하는 갈바닉 부식현상을 억제할 수 있다. AlCu 합금막(36)이 갈바닉 부식현상을 억제할 수 있는 이유는 다음과 같다. 통상 Al은 전자를 제공하여 양극 성향이 강한 물질인데, Al에 비해 음극 성향이 강한 Cu와 결합하게 되면 전자 이동 특성이 향상되므로 갈바닉 부식을 억제할 수 있다.
이어서, 도 3c에 도시된 바와 같이, CMP 공정을 실시하여 트렌치(미도시) 내에 매립되어 서로 전기적으로 분리된 복수의 금속배선(37)을 형성한다. 특히, 이러한 CMP 공정 진행시에는 알루미늄막(35) 표면에서의 피팅 부식이나 장벽금속막(33)과의 계면에서의 갈바닉 부식을 억제하기 위하여 연마 슬러리의 pH 및 그 조성 제어가 중요하다. 일반적인 CMP 공정은 pH가 4~6인 연마 슬러리를 이용하여 알루미늄을 산화시킨 후 이를 제거하는 방식으로 진행되는데, 여기서는 산화제를 2~6% 첨가하여 알루미늄을 산화시킨 후 콜로이드성의 실리카 또는 알루미늄산화막(Al2O3)계의 연마입자를 사용하여 산화된 알루미늄을 제거하는 방식으로 진행한다. 따라서, 본 발명의 실시예2에 따르면, 다마신 공정을 적용하여 알루미늄배선을 형성하는 경우 실시하는 CMP 공정시 알루미늄배선이 부식되는 것을 방지할 수 있다.
이어서, CMP 공정시 발생된 슬러리 잔류물과 연마 부산물을 제거하기 위하여 세정공정을 실시한다. 이러한 세정공정시에도 알루미늄막(35)의 부식을 방지하기 위하여 솔벤트 계열의 세정액을 이용하거나 순수 계열의 세정액을 이용한다. 이때, 순수 계열의 세정액을 이용하는 경우에는 pH가 8~10정도로 유지되도록 금속부식방지제를 첨가하여 사용한다. 이외에도, 아민(amine) 계열의 히드라진 또는 불산(HF)을 첨가하여 사용할 수도 있다. 따라서, 본 발명의 실시예2에 따르면, 다마신 공정을 적용하여 알루미늄배선을 형성하는 경우 CMP 공정 후 실시하는 세정공정시에도 알루미늄배선이 부식되는 것을 방지할 수 있다.
본 발명의 실시예2에 따른 갈바닉 부식 방지 효과에 대한 원리는 실시예1에 전술한 바와 같으므로, 이에 대한 더 이상의 언급은 생략하기로 한다.
본 발명의 실시예1 및 실시예2를 참조하면, 본 발명의 실시예들에 따른 반도체 소자의 금속배선은 트렌치가 형성된 절연막 상부면 단차를 따라 형성된 장벽금속막과, 트렌치가 매립되도록 상기 장벽금속막 상에 형성된 금속배선용 금속막 간의 계면에 형성된 갈바닉 부식 방지막으로 이루어짐을 알 수 있다. 이때, 갈바닉 부식 방지막은 금속막 물질을 함유한 합금막으로 이루어지는데, 여기서 금속막은 양극성을 강한 Al막으로 이루어지고, 합금막은 음극성이 강한 Cu와 상기 Al이 결합된 AlCu 합금막임을 알 수 있다.
본 발명의 기술 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다마신 공정을 이용한 금속배선 형성시 장벽금속막과 금속배선용 금속막 간의 계면에 금속막 물질을 함유한 합금막으로 이루어진 갈바닉 부식 방지막을 형성함으로써, 상기 장벽금속막과 금속막 간의 계면에서 갈바닉 부식이 발생하는 것을 억제할 수 있다.
또한, 금속막의 평탄화공정시 pH가 4~6인 약산성 연마 슬러리를 이용하므로 장벽금속막과 금속막 간의 갈바닉 부식을 억제할 수 있을 뿐만 아니라, 평탄화공정 후 실시하는 세정공정시에도 세정액의 pH가 8~10, 즉 염기성으로 유지되도록 순수 세정액에 금속부식방지제를 첨가함으로써 장벽금속막과 금속막 간의 갈바닉 부식을 억제할 수 있다.

Claims (25)

  1. 트렌치가 형성된 절연막;
    상기 트렌치를 포함한 상기 절연막 상부면 단차를 따라 형성된 장벽금속막;
    상기 트렌치가 매립되도록 상기 장벽금속막 상에 형성된 금속막; 및
    상기 금속막과 상기 장벽금속막 간의 계면에 형성된 갈바닉 부식 방지막
    을 포함하여 이루어진 반도체 소자의 금속배선.
  2. 제 1 항에 있어서,
    상기 갈바닉 부식 방지막은 상기 금속막 물질을 함유한 합금막으로 이루어지는 반도체 소자의 금속배선.
  3. 제 1 항에 있어서,
    상기 금속막은 Al로 이루어진 반도체 소자의 금속배선.
  4. 제 1 항에 있어서,
    상기 갈바닉 부식 방지막은 AlCu 합금막으로 이루어진 반도체 소자의 금속배선.
  5. 제 1 항에 있어서,
    상기 장벽금속막은 Ti/TiN, Ti/TiN/Ti, Ta/TaN, Ta/TaN/Ta, Ti/TiSiN 및 Ti/TiSiN/Ti 중 어느 하나의 적층막으로 이루어진 반도체 소자의 금속배선.
  6. 복수의 트렌치를 구비한 절연막이 형성된 기판을 제공하는 단계;
    상기 트렌치를 포함한 상기 절연막 상부면 단차를 따라 장벽금속막을 형성하는 단계;
    상기 장벽금속막 상부면 단차를 따라 제1 금속막을 형성하는 단계;
    상기 트렌치가 매립되도록 상기 제1 금속막 상에 제2 금속막을 형성하는 단계; 및
    열공정을 통해 상기 장벽금속막과 상기 제2 금속막 간의 계면에 갈바닉 부식 방지막을 형성하는 단계
    를 포함하는 반도체 소자의 금속배선 형성방법.
  7. 제 6 항에 있어서,
    상기 갈바닉 부식 방지막은 상기 제1 및 제2 금속막 물질이 서로 결합된 합 금막으로 형성하는 반도체 소자의 금속배선 형성방법.
  8. 제 6 항에 있어서,
    상기 제1 및 제2 금속막은 서로 반대의 극성을 갖는 금속으로 형성하는 반도체 소자의 금속배선 형성방법.
  9. 제 6 항에 있어서,
    상기 제1 금속막은 Cu로 형성하고, 상기 제2 금속막은 Al로 형성하는 반도체 소자의 금속배선 형성방법.
  10. 제 6 항에 있어서,
    상기 장벽금속막은 Ti/TiN, Ti/TiN/Ti, Ta/TaN, Ta/TaN/Ta, Ti/TiSiN 및 Ti/TiSiN/Ti 중 어느 하나의 적층막으로 형성하는 반도체 소자의 금속배선 형성방법.
  11. 제 6 항 내지 제 10 항 중 어느 하나의 항에 있어서,
    상기 갈바닉 부식 방지막을 형성한 후,
    상기 제2 금속막을 화학적기계적연마하여 이웃하는 상기 제2 금속막을 서로 분리시키는 단계; 및
    세정공정을 실시하는 단계
    를 더 포함하는 반도체 소자의 금속배선 형성방법.
  12. 제 11 항에 있어서,
    상기 화학적기계적연마 공정은 상기 제2 금속막을 산화시킨 후 pH가 4~6인 연마 슬러리를 이용하여 상기 절연막 상부의 제2 금속막을 제거하는 방식으로 이루어지는 반도체 소자의 금속배선 형성방법.
  13. 제 12 항에 있어서,
    상기 화학적기계적연마 공정시에는 산화제를 2~6% 첨가하여 상기 제2 금속막을 산화시키고 상기 연마 슬러리로는 콜로이드성의 실리카 또는 알루미늄산화막계의 연마입자를 사용하는 반도체 소자의 금속배선 형성방법.
  14. 제 11 항에 있어서,
    상기 세정공정은 세정액이 염기성이 되도록 순수 세정액에 금속부식방지제, 아민 계열의 히드라진 및 불산 중 어느 하나를 첨가하여 이루어지는 반도체 소자의 금속배선 형성방법.
  15. 제 14 항에 있어서,
    상기 금속부식방지제로는 메틸 에스테르를 사용하는 반도체 소자의 금속배선 형성방법.
  16. 복수의 트렌치를 구비한 절연막이 형성된 기판을 제공하는 단계;
    상기 트렌치를 포함한 상기 절연막 상부면 단차를 따라 장벽금속막을 형성하는 단계; 및
    상기 트렌치가 매립되도록 장벽금속막 상에 제1 금속으로 이루어진 금속막을 증착하는 동시에 제2 금속 가스를 주입하여 상기 장벽금속막과 상기 금속막 간의 계면에 갈바닉 부식 방지막을 형성하는 단계
    를 포함하는 반도체 소자의 금속배선 형성방법.
  17. 제 16 항에 있어서,
    상기 갈바닉 부식 방지막은 상기 제1 및 제2 금속이 결합된 합금막으로 형성하는 반도체 소자의 금속배선 형성방법.
  18. 제 16 항에 있어서,
    상기 제1 및 제2 금속은 서로 반대의 극성을 갖는 반도체 소자의 금속배선 형성방법.
  19. 제 16 항에 있어서,
    상기 금속막은 Al로 형성하고 상기 제2 금속 가스는 Cu 가스인 반도체 소자의 금속배선 형성방법.
  20. 제 16 항에 있어서,
    상기 장벽금속막은 Ti/TiN, Ti/TiN/Ti, Ta/TaN, Ta/TaN/Ta, Ti/TiSiN 및 Ti/TiSiN/Ti 중 어느 하나의 적층막으로 형성하는 반도체 소자의 금속배선 형성방법.
  21. 제 16 항 내지 제 20 항 중 어느 하나의 항에 있어서,
    상기 갈바닉 부식 방지막을 형성한 후,
    상기 금속막을 화학적기계적연마하여 이웃하는 상기 금속막을 서로 분리시키는 단계; 및
    세정공정을 실시하는 단계
    를 더 포함하는 반도체 소자의 금속배선 형성방법.
  22. 제 21 항에 있어서,
    상기 화학적기계적연마 공정은 상기 금속막을 산화시킨 후 pH가 4~6인 연마 슬러리를 이용하여 상기 절연막 상부의 금속막을 제거하는 방식으로 실시하는 반도체 소자의 금속배선 형성방법.
  23. 제 22 항에 있어서,
    상기 화학적기계적연마 공정은 산화제를 2~6% 첨가하여 상기 금속막을 산화시키고 상기 연마 슬러리로는 콜로이드성의 실리카 또는 알루미늄산화막계의 연마입자를 사용하는 반도체 소자의 금속배선 형성방법.
  24. 제 21 항에 있어서,
    상기 세정공정은 세정액이 염기성이 되도록 순수 세정액에 금속부식방지제, 아민 계열의 히드라진 및 불산 중 어느 하나를 첨가하여 이루어지는 반도체 소자의 금속배선 형성방법.
  25. 제 24 항에 있어서,
    상기 금속부식방지제로는 메틸 에스테르를 사용하는 반도체 소자의 금속배선 형성방법.
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