JPH0936228A - 配線形成方法 - Google Patents
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Abstract
(57)【要約】
【目的】 高いアスペクト比のコンタクトホールに配線
形成する際に、確実なバリアメタル層形成とコンタクト
ホールにボイドのないブランケットＷ膜を埋め込むこと
を目的とする。 【構成】 コンタクトホール部１にＴｉ膜１５と酸化防
止用ＴｉＮ薄膜１９をコリメート板を有するスパッタ装
置でスパッタリングした後、チタンシリサイド層２０形
成の熱処理とＴｉＮ膜２１形成の熱処理との二段階熱処
理をし、その後にコンタクトホールに埋め込むブランケ
ットＷ膜１７をＣＶＤ法により形成する。 【効果】 高いアスペクト比のコンタクトホールにバリ
アメタル層を確実に形成することが可能となり、またコ
ンタクトホールにボイドのないブランケットＷ膜を埋め
込むことが可能となる。
形成する際に、確実なバリアメタル層形成とコンタクト
ホールにボイドのないブランケットＷ膜を埋め込むこと
を目的とする。 【構成】 コンタクトホール部１にＴｉ膜１５と酸化防
止用ＴｉＮ薄膜１９をコリメート板を有するスパッタ装
置でスパッタリングした後、チタンシリサイド層２０形
成の熱処理とＴｉＮ膜２１形成の熱処理との二段階熱処
理をし、その後にコンタクトホールに埋め込むブランケ
ットＷ膜１７をＣＶＤ法により形成する。 【効果】 高いアスペクト比のコンタクトホールにバリ
アメタル層を確実に形成することが可能となり、またコ
ンタクトホールにボイドのないブランケットＷ膜を埋め
込むことが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の配線
形成法に関し、さらに詳しくは、バリアメタル層を有す
る配線形成法に関する。
形成法に関し、さらに詳しくは、バリアメタル層を有す
る配線形成法に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、半導体製
造工程の加工寸法ルールが厳しくなり、現在ではハーフ
ミクロンルール以下の半導体装置に向けた各種プロセス
技術開発が盛んに行われている。このプロセス技術開発
の一つとして、半導体装置内の各素子と配線間や各配線
間の接続部、いわゆるコンタクトホール部の電極形成技
術がある。半導体装置がハーフミクロンルール以下のプ
ロセスで製造されるようになって以来、コンタクトホー
ル部の電極形成はスッテプカバレージを利用した配線技
術から、コンタクトホール部の埋め込み配線技術へと移
行しつつある。このコンタクトホール埋め込み方法とし
ては、基板を高温に熱した状態で行う高温Ａｌ合金スッ
パタ法、Ｗの選択成長法、ブランケットＷのＣＶＤ等に
よる金属成膜とその後のエッチバック等とを組み合わせ
た金属プラグ形成法等がある。なお、上記金属を直接コ
ンタクトホール埋め込みに用いると、後続の熱処理工程
において、上記金属と下地半導体基板との反応、または
上記金属の半導体基板への拡散等により半導体素子特性
を劣化または破壊される虞れがある。そこで、通常は、
上記金属をコンタクトホールに埋め込む前に、下地Ｓｉ
基板との密着性とメタル拡散防止を兼ねたバリアメタル
層を形成する。一般にこのバリアメタル層はＴｉ膜とＴ
ｉＮ膜とを積層して形成される。
造工程の加工寸法ルールが厳しくなり、現在ではハーフ
ミクロンルール以下の半導体装置に向けた各種プロセス
技術開発が盛んに行われている。このプロセス技術開発
の一つとして、半導体装置内の各素子と配線間や各配線
間の接続部、いわゆるコンタクトホール部の電極形成技
術がある。半導体装置がハーフミクロンルール以下のプ
ロセスで製造されるようになって以来、コンタクトホー
ル部の電極形成はスッテプカバレージを利用した配線技
術から、コンタクトホール部の埋め込み配線技術へと移
行しつつある。このコンタクトホール埋め込み方法とし
ては、基板を高温に熱した状態で行う高温Ａｌ合金スッ
パタ法、Ｗの選択成長法、ブランケットＷのＣＶＤ等に
よる金属成膜とその後のエッチバック等とを組み合わせ
た金属プラグ形成法等がある。なお、上記金属を直接コ
ンタクトホール埋め込みに用いると、後続の熱処理工程
において、上記金属と下地半導体基板との反応、または
上記金属の半導体基板への拡散等により半導体素子特性
を劣化または破壊される虞れがある。そこで、通常は、
上記金属をコンタクトホールに埋め込む前に、下地Ｓｉ
基板との密着性とメタル拡散防止を兼ねたバリアメタル
層を形成する。一般にこのバリアメタル層はＴｉ膜とＴ
ｉＮ膜とを積層して形成される。
【０００３】上述したコンタクトホール埋め込み方法の
従来例の一例として、ブランケットＷのＣＶＤ等による
金属成膜とその後のエッチバック等とを組み合わせた金
属プラグ形成法を、図３の概略断面図を参照して説明す
る。まず、不純物拡散層１２を表面に形成した半導体基
板１１上に厚さ約８００ｎｍの絶縁膜１３が形成し、配
線形成用のコンタクトホール部１の開口１４を形成す
る。次に、半導体基板との密着性のよいＴｉ膜１５を、
スパッタ法により厚さ約３０ｎｍほど堆積する。つづい
て、同じくスパッタ法により、バリアメタルとなるＴｉ
Ｎ膜１６を厚さ約７０ｎｍほど堆積する。その後、ブラ
ンケットＷ膜１７をＣＶＤ法により、コンタクトホール
が埋まる程度の絶縁膜１３上の膜厚、すなはち、コンタ
クトホールの開口幅の半分以上の膜厚で堆積する。その
後、図示していないが、このブランケットＷ膜をパター
ニングして配線を形成するか、またはエッチバックや化
学的機械研磨等により、絶縁膜の表面のＴｉ、ＴｉＮ、
Ｗ膜を除去して平坦化した後、表面にＡｌＳｉＣｕ等の
Ａｌ合金を堆積し、パターニングして配線形成をする。
従来例の一例として、ブランケットＷのＣＶＤ等による
金属成膜とその後のエッチバック等とを組み合わせた金
属プラグ形成法を、図３の概略断面図を参照して説明す
る。まず、不純物拡散層１２を表面に形成した半導体基
板１１上に厚さ約８００ｎｍの絶縁膜１３が形成し、配
線形成用のコンタクトホール部１の開口１４を形成す
る。次に、半導体基板との密着性のよいＴｉ膜１５を、
スパッタ法により厚さ約３０ｎｍほど堆積する。つづい
て、同じくスパッタ法により、バリアメタルとなるＴｉ
Ｎ膜１６を厚さ約７０ｎｍほど堆積する。その後、ブラ
ンケットＷ膜１７をＣＶＤ法により、コンタクトホール
が埋まる程度の絶縁膜１３上の膜厚、すなはち、コンタ
クトホールの開口幅の半分以上の膜厚で堆積する。その
後、図示していないが、このブランケットＷ膜をパター
ニングして配線を形成するか、またはエッチバックや化
学的機械研磨等により、絶縁膜の表面のＴｉ、ＴｉＮ、
Ｗ膜を除去して平坦化した後、表面にＡｌＳｉＣｕ等の
Ａｌ合金を堆積し、パターニングして配線形成をする。
【０００４】しかし、ハーフミクロンルール以下のプロ
セスにおける小さなコンタクトホールで、アスペクト比
が例えば２．５以上になってくると、上述のようなコン
タクトホール埋め込み方法による配線形成では、図４に
示す如く、コンタクトホール底部にＴｉＮ膜１６があま
り堆積しないため、ブランケットＷのバリア層となら
ず、半導体素子特性劣化となったり、コンタクトホール
部にＷの埋め込まれない部分、すなわちＷ膜のボイド１
８が発生して、コンタクト抵抗の増加やマイグレーショ
ン特性劣化等の半導体装置の信頼性上に問題が生じる。
この原因は、スパッタされるＴｉやＴｉＮの粒子がコン
タクトホールの壁と平行に飛来せず、いろいろな方向性
を持っているためである。このため、スパッタ粒子はコ
ンタクトホールの上部ほど多く堆積し、オーバーハング
形状となる。さらにこのオーバーハング形状が形成され
始めると、コンタクトホールの底部に到達するスパッタ
粒子は益々減少してしまう、いわゆるシャドウイング効
果がでてきて、特に後工程となるＴｉＮ膜１６のスパッ
タリングでは、コンタクトホール底部におけるＴｉＮ膜
厚の確保が難しくなり、バリア層が形成でき難くなる。
セスにおける小さなコンタクトホールで、アスペクト比
が例えば２．５以上になってくると、上述のようなコン
タクトホール埋め込み方法による配線形成では、図４に
示す如く、コンタクトホール底部にＴｉＮ膜１６があま
り堆積しないため、ブランケットＷのバリア層となら
ず、半導体素子特性劣化となったり、コンタクトホール
部にＷの埋め込まれない部分、すなわちＷ膜のボイド１
８が発生して、コンタクト抵抗の増加やマイグレーショ
ン特性劣化等の半導体装置の信頼性上に問題が生じる。
この原因は、スパッタされるＴｉやＴｉＮの粒子がコン
タクトホールの壁と平行に飛来せず、いろいろな方向性
を持っているためである。このため、スパッタ粒子はコ
ンタクトホールの上部ほど多く堆積し、オーバーハング
形状となる。さらにこのオーバーハング形状が形成され
始めると、コンタクトホールの底部に到達するスパッタ
粒子は益々減少してしまう、いわゆるシャドウイング効
果がでてきて、特に後工程となるＴｉＮ膜１６のスパッ
タリングでは、コンタクトホール底部におけるＴｉＮ膜
厚の確保が難しくなり、バリア層が形成でき難くなる。
【０００５】また、上述したようなＴｉ膜１５とＴｉＮ
膜１６によるオーバーハング形状がコンタクトホールに
形成されると、ＣＶＤ法により堆積されるブランケット
Ｗ膜１７は、はじめこのオーバーハング形状を継承しつ
つ堆積されてゆくき、またコンタクトホール底部付近で
は徐々に反応ガスの供給が少なる現象もでて、図４に示
す如く、コンタクトホール上部のブランケットＷ膜が接
合した状態においてコンタクトホール底部に大きなボイ
ド１８が形成される。なお、Ｔｉ膜１５とＴｉＮ膜１６
によるオーバーハング形状の形成を軽減させる方法とし
て、スパッタ装置にスパッタ粒子の方向性を揃えるため
のコリメート板導入法がある。しかし、Ｔｉ等の密着性
のよい金属材料のスパッタ時にコリメート板を使用する
場合はあまり問題ないが、ＴｉＮ等の密着性の悪い金属
材料のスパッタ時に用いるとコリメート板部に弱く付着
したＴｉＮ膜が剥離し、半導体基板１１上のダスト多発
を引き起こす。また、クオータミクロンルール程度のプ
ロセスとなると、コリメート板導入法によるオーバーハ
ング形状の軽減だけでは、上記のような問題の解決には
未だ不十分である。
膜１６によるオーバーハング形状がコンタクトホールに
形成されると、ＣＶＤ法により堆積されるブランケット
Ｗ膜１７は、はじめこのオーバーハング形状を継承しつ
つ堆積されてゆくき、またコンタクトホール底部付近で
は徐々に反応ガスの供給が少なる現象もでて、図４に示
す如く、コンタクトホール上部のブランケットＷ膜が接
合した状態においてコンタクトホール底部に大きなボイ
ド１８が形成される。なお、Ｔｉ膜１５とＴｉＮ膜１６
によるオーバーハング形状の形成を軽減させる方法とし
て、スパッタ装置にスパッタ粒子の方向性を揃えるため
のコリメート板導入法がある。しかし、Ｔｉ等の密着性
のよい金属材料のスパッタ時にコリメート板を使用する
場合はあまり問題ないが、ＴｉＮ等の密着性の悪い金属
材料のスパッタ時に用いるとコリメート板部に弱く付着
したＴｉＮ膜が剥離し、半導体基板１１上のダスト多発
を引き起こす。また、クオータミクロンルール程度のプ
ロセスとなると、コリメート板導入法によるオーバーハ
ング形状の軽減だけでは、上記のような問題の解決には
未だ不十分である。
【０００６】
【発明が解決しようとする課題】本発明の課題は、高ア
スペクト比のコンタクトホールへのブランケットＷ膜を
埋め込む際に、スパッタ法によるバリアメタル層形成時
のシャドーウイング効果からくる、コンタクトホール底
部のＴｉＮ膜厚不足の問題とブランケットＷ膜のコンタ
クトホール内に生ずるボイド形成の問題を解決すること
を提供することである。
スペクト比のコンタクトホールへのブランケットＷ膜を
埋め込む際に、スパッタ法によるバリアメタル層形成時
のシャドーウイング効果からくる、コンタクトホール底
部のＴｉＮ膜厚不足の問題とブランケットＷ膜のコンタ
クトホール内に生ずるボイド形成の問題を解決すること
を提供することである。
【０００７】
【課題を解決するための手段】本発明の配線形成方法
は、半導体基板に形成された不純物拡散領域へのコンタ
クト形成のために半導体基板上の絶縁膜に開口を形成
し、この開口にバリアメタル層形成し、その後ブランケ
ットＷを埋め込むことによる半導体装置の配線形成方法
であって、コリメータ板を有するスパッタ装置によるＴ
ｉのスパッタリング工程と、Ｔｉのスパッタリングによ
り形成されたＴｉ膜の酸化防止用ＴｉＮ薄膜形成のため
の反応性スパッタリング工程と、Ｔｉ膜と半導体基板に
形成された不純物領域との接合部にチタンシリサイド層
を形成する第１の熱処理工程と、Ｔｉ膜の表面部分をＴ
ｉＮ膜に変える反応ガス中での第２の熱処理工程と、Ｃ
ＶＤ法によるブランケットＷ膜を埋め込む工程とを含ん
でなることを特徴とするものである。また、本発明の配
線形成方法は、Ｔｉ膜の酸化防止用ＴｉＮ薄膜をコリメ
ータ板を有するスパッタ装置により反応性スパッタリン
グして形成することを特徴とするものである。更に、本
発明の配線形成方法は、各半導体基板ごとにＴｉ膜と酸
化防止用ＴｉＮ薄膜とを、コリメータ板を有するスパッ
タ装置で連続して形成することを特徴とするものであ
る。
は、半導体基板に形成された不純物拡散領域へのコンタ
クト形成のために半導体基板上の絶縁膜に開口を形成
し、この開口にバリアメタル層形成し、その後ブランケ
ットＷを埋め込むことによる半導体装置の配線形成方法
であって、コリメータ板を有するスパッタ装置によるＴ
ｉのスパッタリング工程と、Ｔｉのスパッタリングによ
り形成されたＴｉ膜の酸化防止用ＴｉＮ薄膜形成のため
の反応性スパッタリング工程と、Ｔｉ膜と半導体基板に
形成された不純物領域との接合部にチタンシリサイド層
を形成する第１の熱処理工程と、Ｔｉ膜の表面部分をＴ
ｉＮ膜に変える反応ガス中での第２の熱処理工程と、Ｃ
ＶＤ法によるブランケットＷ膜を埋め込む工程とを含ん
でなることを特徴とするものである。また、本発明の配
線形成方法は、Ｔｉ膜の酸化防止用ＴｉＮ薄膜をコリメ
ータ板を有するスパッタ装置により反応性スパッタリン
グして形成することを特徴とするものである。更に、本
発明の配線形成方法は、各半導体基板ごとにＴｉ膜と酸
化防止用ＴｉＮ薄膜とを、コリメータ板を有するスパッ
タ装置で連続して形成することを特徴とするものであ
る。
【０００８】本発明の骨子は、バリアメタル層とブラン
ケットＷ膜の埋め込みとによる半導体基板の不純物拡散
層への配線形成方法にあって、バリアメタル層形成時の
シャドーイング効果軽減のため、Ｔｉ膜形成とＴｉの酸
化防止用ＴｉＮ薄膜形成とを行った後、半導体基板との
コンタクト性を良くするシリサイド形成用熱処理とブラ
ンケットＷのバリア層とするＴｉＮ膜形成用熱処理との
二段階熱処理を行う半導体装置の配線形成方法にある。
サブミクロンルールのプロセスにおける高いアスペクト
比のコンタクトホールにバリアメタル層をスパッタ法で
形成すると、シャドーイング効果によりコンタクトホー
ル底部のバリアメタル層が極端に薄くなってバリア効果
がなくなったり、次の工程であるＣＶＤ法によるブラン
ケットＷ膜形成時にＷボイドが発生したりする。
ケットＷ膜の埋め込みとによる半導体基板の不純物拡散
層への配線形成方法にあって、バリアメタル層形成時の
シャドーイング効果軽減のため、Ｔｉ膜形成とＴｉの酸
化防止用ＴｉＮ薄膜形成とを行った後、半導体基板との
コンタクト性を良くするシリサイド形成用熱処理とブラ
ンケットＷのバリア層とするＴｉＮ膜形成用熱処理との
二段階熱処理を行う半導体装置の配線形成方法にある。
サブミクロンルールのプロセスにおける高いアスペクト
比のコンタクトホールにバリアメタル層をスパッタ法で
形成すると、シャドーイング効果によりコンタクトホー
ル底部のバリアメタル層が極端に薄くなってバリア効果
がなくなったり、次の工程であるＣＶＤ法によるブラン
ケットＷ膜形成時にＷボイドが発生したりする。
【０００９】そこで、コリメータ板を有するスパッタ装
置によるＴｉのスパッタリングを行ったＴｉ膜形成後、
ごく薄い、Ｔｉ膜の酸化防止用ＴｉＮ薄膜を反応性スパ
ッタリングによって形成する。次に、半導体基板とのコ
ンタクト性を良くするシリサイド形成用熱処理と、ブラ
ンケットＷのバリア層とするＴｉＮ膜形成用熱処理との
二段階熱処理を行うのであるが、第２の熱処理工程で形
成されるバリア層とするＴｉＮ膜は、熱処理で形成され
るため、Ｔｉ層の表面に均一な膜厚で形成される。した
がって、ブランケットＷのバリア層としての膜厚が確保
されるだけでなく、コンタクトホール側壁のバリアメタ
ル層のオーバーハング形状が軽減され、コンタクトホー
ル部でのＷ膜のボイドの発生を防止することが可能とな
る。
置によるＴｉのスパッタリングを行ったＴｉ膜形成後、
ごく薄い、Ｔｉ膜の酸化防止用ＴｉＮ薄膜を反応性スパ
ッタリングによって形成する。次に、半導体基板とのコ
ンタクト性を良くするシリサイド形成用熱処理と、ブラ
ンケットＷのバリア層とするＴｉＮ膜形成用熱処理との
二段階熱処理を行うのであるが、第２の熱処理工程で形
成されるバリア層とするＴｉＮ膜は、熱処理で形成され
るため、Ｔｉ層の表面に均一な膜厚で形成される。した
がって、ブランケットＷのバリア層としての膜厚が確保
されるだけでなく、コンタクトホール側壁のバリアメタ
ル層のオーバーハング形状が軽減され、コンタクトホー
ル部でのＷ膜のボイドの発生を防止することが可能とな
る。
【００１０】また、通常コリメータ板を有するスパッタ
装置によりＴｉＮ膜を形成すると、コリメータ板に付着
したＴｉＮ膜が剥離してダスト発生の原因となるが、ご
く薄い酸化防止用ＴｉＮ薄膜の反応性スパッタリングに
おいては、ダスト発生が軽減されるために、酸化防止用
ＴｉＮ薄膜の反応性スパッタリングにもコリメータ板を
有するスパッタ装置を使用できる。したって、コンタク
トホール側壁のバリアメタル層のオーバーハング形状が
軽減され、コンタクトホール部でのＷ膜のボイドの発生
を防止することが可能となる。
装置によりＴｉＮ膜を形成すると、コリメータ板に付着
したＴｉＮ膜が剥離してダスト発生の原因となるが、ご
く薄い酸化防止用ＴｉＮ薄膜の反応性スパッタリングに
おいては、ダスト発生が軽減されるために、酸化防止用
ＴｉＮ薄膜の反応性スパッタリングにもコリメータ板を
有するスパッタ装置を使用できる。したって、コンタク
トホール側壁のバリアメタル層のオーバーハング形状が
軽減され、コンタクトホール部でのＷ膜のボイドの発生
を防止することが可能となる。
【００１１】更に、各半導体基板ごとに、コリメータ板
を有するスパッタ装置によりＴｉ膜のスパッタリングと
酸化防止用ＴｉＮ薄膜の反応性スパッタリングとを連続
して行うと、コリメータ板には、密着性の良いＴｉ膜に
薄いＴｉＮ膜がサンドイッチされた構造で堆積されるこ
とになるので、この堆積した膜の剥離によるダスト発生
は大幅に軽減される。
を有するスパッタ装置によりＴｉ膜のスパッタリングと
酸化防止用ＴｉＮ薄膜の反応性スパッタリングとを連続
して行うと、コリメータ板には、密着性の良いＴｉ膜に
薄いＴｉＮ膜がサンドイッチされた構造で堆積されるこ
とになるので、この堆積した膜の剥離によるダスト発生
は大幅に軽減される。
【００１２】
【実施例】本実施例は、高アスペクト比のコンタクトホ
ールへブランケットＷ膜を埋め込む配線形成方法に本発
明を適用した例である。この実施例を図１、図２のコン
タクトホール部１の概略断面図を参照にして説明する。
なお、従来技術の説明で参照した図３、図４中の構成部
分と同様の構成部分には、同一符号を付すものとする。
まず、図１（ａ）に示す如く、不純物拡散層１２を表面
に形成した半導体基板１１上に厚さ約８００ｎｍの例え
ばＳｉＯ2 等よりなる絶縁膜１３を形成した後、配線形
成用のコンタクトホール部１の開口１４を形成する。次
に、半導体基１１との密着性がよいＴｉ膜１５を、アス
ペクト比が１．５のコリメータ板を挿入したのスパッタ
装置内にある一つのスパッタチャンバーにより厚さ約３
０ｎｍほど堆積する。このスパッタ法によるＴｉ膜１５
の成膜条件の一例としては、下記の如きものである。 Ｔｉ膜１５の成膜条件 Ａｒ流量 １００ ｓｃｃｍ ガス圧力 ２６７ Ｐａ 基板温度 １５０ ℃ スパッタ電源パワー ８ ｋＷ
ールへブランケットＷ膜を埋め込む配線形成方法に本発
明を適用した例である。この実施例を図１、図２のコン
タクトホール部１の概略断面図を参照にして説明する。
なお、従来技術の説明で参照した図３、図４中の構成部
分と同様の構成部分には、同一符号を付すものとする。
まず、図１（ａ）に示す如く、不純物拡散層１２を表面
に形成した半導体基板１１上に厚さ約８００ｎｍの例え
ばＳｉＯ2 等よりなる絶縁膜１３を形成した後、配線形
成用のコンタクトホール部１の開口１４を形成する。次
に、半導体基１１との密着性がよいＴｉ膜１５を、アス
ペクト比が１．５のコリメータ板を挿入したのスパッタ
装置内にある一つのスパッタチャンバーにより厚さ約３
０ｎｍほど堆積する。このスパッタ法によるＴｉ膜１５
の成膜条件の一例としては、下記の如きものである。 Ｔｉ膜１５の成膜条件 Ａｒ流量 １００ ｓｃｃｍ ガス圧力 ２６７ Ｐａ 基板温度 １５０ ℃ スパッタ電源パワー ８ ｋＷ
【００１３】次に、上記のＴｉ膜１５の堆積に続いて、
スパッタ装置内にある上記とは別のコリメータ板の無い
スパッタチャンバーにより、Ｔｉ膜１５の酸化防止のた
めの酸化防止膜用ＴｉＮ薄膜１９を、反応性スパッタリ
ングにより約１０ｎｍ程の厚みで堆積する。このスパッ
タ法による酸化防止膜用ＴｉＮ薄膜１９の成膜条件の一
例としては、下記の如きものである。 酸化防止膜用ＴｉＮ薄膜１９の成膜条件 スパッタターゲット Ｔｉ Ｎ2 流量 １３５ ｓｃｃｍ Ａｒ流量 １５ ｓｃｃｍ ガス圧力 ６００ Ｐａ 基板温度 １５０ ℃ スパッタ電源パワー ６．５ ｋＷ
スパッタ装置内にある上記とは別のコリメータ板の無い
スパッタチャンバーにより、Ｔｉ膜１５の酸化防止のた
めの酸化防止膜用ＴｉＮ薄膜１９を、反応性スパッタリ
ングにより約１０ｎｍ程の厚みで堆積する。このスパッ
タ法による酸化防止膜用ＴｉＮ薄膜１９の成膜条件の一
例としては、下記の如きものである。 酸化防止膜用ＴｉＮ薄膜１９の成膜条件 スパッタターゲット Ｔｉ Ｎ2 流量 １３５ ｓｃｃｍ Ａｒ流量 １５ ｓｃｃｍ ガス圧力 ６００ Ｐａ 基板温度 １５０ ℃ スパッタ電源パワー ６．５ ｋＷ
【００１４】上記のスパッタ工程後、半導体基板１１を
スパッタ装置より取り出し、図１（ｂ）と（ｃ）に示す
ように、赤外線加炉による２段階熱処理をする。第１段
階の熱処理は、半導体基板１１の不純物拡散層１２の表
面と接するＴｉ膜１５の一部を不純物拡散層１２と熱反
応させてチタンシリサイド層２０を形成するものであ
る。第２段階の熱処理は、ＮＨ3 ガス等を用いて熱処理
することにより、酸化防止膜用ＴｉＮ薄膜１９下のＴｉ
膜１５表面を窒化し、ＴｉＮ膜２１を形成するものであ
る。上記２段階熱処理条件の一例としては、下記の如き
ものである。 第１段階の熱処理：Ａｒ流量 １０００ ｓｃｃｍ シリコン基板温度 ６５０ ℃ 時間 ３０ ｓｅｃ 第２段階の熱処理：ＮＨ3 流量 １０００ ｓｃｃｍ シリコン基板温度 ６５０ ℃ 時間 ３０ ｓｅｃ 上記の第１段階の熱処理時に使用するガスは、コンタク
トホール部１の不純物拡散層１２上のＴｉ膜厚１５が厚
ければ、Ａｒガスの代わりにＮ2 ガスを使用するこも可
能である。
スパッタ装置より取り出し、図１（ｂ）と（ｃ）に示す
ように、赤外線加炉による２段階熱処理をする。第１段
階の熱処理は、半導体基板１１の不純物拡散層１２の表
面と接するＴｉ膜１５の一部を不純物拡散層１２と熱反
応させてチタンシリサイド層２０を形成するものであ
る。第２段階の熱処理は、ＮＨ3 ガス等を用いて熱処理
することにより、酸化防止膜用ＴｉＮ薄膜１９下のＴｉ
膜１５表面を窒化し、ＴｉＮ膜２１を形成するものであ
る。上記２段階熱処理条件の一例としては、下記の如き
ものである。 第１段階の熱処理：Ａｒ流量 １０００ ｓｃｃｍ シリコン基板温度 ６５０ ℃ 時間 ３０ ｓｅｃ 第２段階の熱処理：ＮＨ3 流量 １０００ ｓｃｃｍ シリコン基板温度 ６５０ ℃ 時間 ３０ ｓｅｃ 上記の第１段階の熱処理時に使用するガスは、コンタク
トホール部１の不純物拡散層１２上のＴｉ膜厚１５が厚
ければ、Ａｒガスの代わりにＮ2 ガスを使用するこも可
能である。
【００１５】次に、図２（ｄ）に示す如く、コンタクト
ホールに埋め込むブランケットＷ膜１７を減圧ＣＶＤ法
により堆積する。このブランケットＷ膜１７の成膜条件
の一例としては、下記の如きものである。なお、ブラン
ケットＷ膜１７の絶縁膜１３上の膜厚としては、開口１
７の開口径の半分より厚くし、一例として約４００ｎｍ
とする。 ブランケットＷ膜１７の成膜条件 ＷＦ6 流量 ６０ ｓｃｃｍ Ｈ2 流量 ３６０ ｓｃｃｍ 圧力 １．０７Ｅ４ Ｐａ 温度 ４７５ ℃
ホールに埋め込むブランケットＷ膜１７を減圧ＣＶＤ法
により堆積する。このブランケットＷ膜１７の成膜条件
の一例としては、下記の如きものである。なお、ブラン
ケットＷ膜１７の絶縁膜１３上の膜厚としては、開口１
７の開口径の半分より厚くし、一例として約４００ｎｍ
とする。 ブランケットＷ膜１７の成膜条件 ＷＦ6 流量 ６０ ｓｃｃｍ Ｈ2 流量 ３６０ ｓｃｃｍ 圧力 １．０７Ｅ４ Ｐａ 温度 ４７５ ℃
【００１６】その後、図示していないが、このブランケ
ットＷ膜１７をパターニングして配線を形成するか、又
はエッチバックや化学的機械研磨等により、絶縁膜１３
上のＴｉ、ＴｉＮ、ブランケットＷ膜を除去して平坦化
した後、表面にＡｌＳｉＣｕ等のＡｌ合金を堆積し、パ
ターニングして配線形成をする。上記の本発明の実施例
では、酸化防止膜用ＴｉＮ薄膜１９の堆積をコリメータ
板の無いスパッタチャンバーにて行うとしたが、コリメ
ータ板のあるＴｉ膜１５の堆積と同一スパッタチャンバ
ーを用いて、酸化防止膜用ＴｉＮ薄膜１９の堆積を行っ
てもよい。ただし、コリメータ板からのＴｉＮ膜剥離に
よるダストの半導体基板１１上への付着に十分留意する
必要がある。
ットＷ膜１７をパターニングして配線を形成するか、又
はエッチバックや化学的機械研磨等により、絶縁膜１３
上のＴｉ、ＴｉＮ、ブランケットＷ膜を除去して平坦化
した後、表面にＡｌＳｉＣｕ等のＡｌ合金を堆積し、パ
ターニングして配線形成をする。上記の本発明の実施例
では、酸化防止膜用ＴｉＮ薄膜１９の堆積をコリメータ
板の無いスパッタチャンバーにて行うとしたが、コリメ
ータ板のあるＴｉ膜１５の堆積と同一スパッタチャンバ
ーを用いて、酸化防止膜用ＴｉＮ薄膜１９の堆積を行っ
てもよい。ただし、コリメータ板からのＴｉＮ膜剥離に
よるダストの半導体基板１１上への付着に十分留意する
必要がある。
【００１７】上記のようなコリメータ板の有る同一スパ
ッタチャンバー内で、各半導体基板１１ごとに、Ｔｉ膜
１５と酸化防止膜用ＴｉＮ薄膜１９を連続して堆積する
場合は、コリメータ板上の酸化防止膜用ＴｉＮ薄膜とし
て反応性スパッタリングしたＴｉＮ膜が、Ｔｉ膜形成の
ためにスパッタリングした密着性の良いＴｉ膜でサンド
ウェッチされので、剥離し難くなり、ダスト発生が大幅
に軽減される。このダスト発生の大幅軽減効果が得られ
るのは、ごく薄い酸化防止膜用ＴｉＮ薄膜の反応性スパ
ッタリングしか行わないのでコリメータ板のＴｉＮ膜厚
が薄いためである。なお、本発明の技術的思想の範囲内
で、Ｔｉ膜１５および酸化防止膜用ＴｉＮ薄膜１９の膜
厚やこれらの成膜条件および二段階熱処理の条件等は適
宜変更が可能である。
ッタチャンバー内で、各半導体基板１１ごとに、Ｔｉ膜
１５と酸化防止膜用ＴｉＮ薄膜１９を連続して堆積する
場合は、コリメータ板上の酸化防止膜用ＴｉＮ薄膜とし
て反応性スパッタリングしたＴｉＮ膜が、Ｔｉ膜形成の
ためにスパッタリングした密着性の良いＴｉ膜でサンド
ウェッチされので、剥離し難くなり、ダスト発生が大幅
に軽減される。このダスト発生の大幅軽減効果が得られ
るのは、ごく薄い酸化防止膜用ＴｉＮ薄膜の反応性スパ
ッタリングしか行わないのでコリメータ板のＴｉＮ膜厚
が薄いためである。なお、本発明の技術的思想の範囲内
で、Ｔｉ膜１５および酸化防止膜用ＴｉＮ薄膜１９の膜
厚やこれらの成膜条件および二段階熱処理の条件等は適
宜変更が可能である。
【００１８】
【発明の効果】以上の説明から明らかなように、コリメ
ータ板を有するスパッタ装置によるＴｉのスパッタリン
グを行った後、ごく薄い、Ｔｉの酸化防止用ＴｉＮ薄膜
を反応性スパッタリングによって形成し、半導体基板と
のコンタクト性を良くするシリサイド形成用熱処理とブ
ランケットＷのバリア層とするＴｉＮ膜形成用熱処理と
の二段階熱処理を行うことで、ブランケットＷのバリア
層としての膜厚を確保することが可能となり、さらにコ
ンタクトホール部でのＷ膜のボイドの発生を防止するこ
とが可能となる。
ータ板を有するスパッタ装置によるＴｉのスパッタリン
グを行った後、ごく薄い、Ｔｉの酸化防止用ＴｉＮ薄膜
を反応性スパッタリングによって形成し、半導体基板と
のコンタクト性を良くするシリサイド形成用熱処理とブ
ランケットＷのバリア層とするＴｉＮ膜形成用熱処理と
の二段階熱処理を行うことで、ブランケットＷのバリア
層としての膜厚を確保することが可能となり、さらにコ
ンタクトホール部でのＷ膜のボイドの発生を防止するこ
とが可能となる。
【図１】本発明を適用した実施例の工程を、その工程順
に説明する概略断面図であり、（ａ）はコンタクトホー
ル部に酸化防止用ＴｉＮ薄膜を形成した状態、（ｂ）は
第１の熱処理によって半導体基板の不純物層表面にチタ
ンシリサイド層を形成した状態、（ｃ）は第２の熱処理
によってＴｉ膜表面にＴｉＮ膜を形成した状態である。
に説明する概略断面図であり、（ａ）はコンタクトホー
ル部に酸化防止用ＴｉＮ薄膜を形成した状態、（ｂ）は
第１の熱処理によって半導体基板の不純物層表面にチタ
ンシリサイド層を形成した状態、（ｃ）は第２の熱処理
によってＴｉ膜表面にＴｉＮ膜を形成した状態である。
【図２】本発明を適用した実施例の概略断面図で、コン
タクトホール部に、ＣＶＤ法によってブランケットＷ膜
を形成した状態である。
タクトホール部に、ＣＶＤ法によってブランケットＷ膜
を形成した状態である。
【図３】コンタクトホール埋め込み方法の従来例して、
ＣＶＤ法によるブランケットＷ膜を用いた場合のコンタ
クトホール部の概略断面図である。
ＣＶＤ法によるブランケットＷ膜を用いた場合のコンタ
クトホール部の概略断面図である。
【図４】コンタクトホール埋め込み方法の従来例して、
ＣＶＤ法によるブランケットＷ膜を用いたもので、コン
タクトホール部にＷのボイドが形成された場合のコンタ
クトホール部の概略断面図である。
ＣＶＤ法によるブランケットＷ膜を用いたもので、コン
タクトホール部にＷのボイドが形成された場合のコンタ
クトホール部の概略断面図である。
１ コンタクトホール部 １１ 半導体基板 １２ 不純物拡散層 １３ 絶縁膜 １４ 開口 １５ Ｔｉ膜 １６ ＴｉＮ膜 １７ ブランケットＷ膜 １８ ボイド １９ 酸化防止用ＴｉＮ薄膜 ２０ チタンシリサイド層 ２１ ＴｉＮ膜
Claims (3)
- 【請求項１】 半導体基板に形成された不純物拡散層へ
のコンタクト形成のために前記半導体基板上の絶縁膜に
開口を形成し、前記開口にバリアメタル層を形成し、そ
の後ブランケットＷを埋め込むことによる半導体装置の
配線形成方法において、 コリメータ板を有するスパッタ装置によるＴｉのスパッ
タリング工程と、 前記Ｔｉのスパッタリングにより形成されたＴｉ膜の酸
化防止用ＴｉＮ薄膜形成のための反応性スパッタリング
工程と、 前記Ｔｉ膜と前記半導体基板に形成された不純物拡散層
との接合部にチタンシリサイド層を形成する第１の熱処
理工程と、 前記Ｔｉ膜の表面部分をＴｉＮ膜に変える反応ガス中で
第２の熱処理工程と、 ＣＶＤ法によるブランケットＷ膜を埋め込む工程と、 を含んでなることを特徴とする半導体装置の配線形成方
法。 - 【請求項２】 前記酸化防止用ＴｉＮ薄膜をコリメータ
板を有するすスパッタ装置により、反応性スパッタリン
グして形成することを特徴とする請求項１記載の半導体
装置の配線形成方法。 - 【請求項３】 各半導体基板ごとに前記Ｔｉ層と前記酸
化防止用ＴｉＮ薄膜とを、コリメータ板を有するスパッ
タ装置で連続して形成することを特徴とする請求項１記
載の半導体装置の配線形成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185328A JPH0936228A (ja) | 1995-07-21 | 1995-07-21 | 配線形成方法 |
| US08/680,541 US5723362A (en) | 1995-07-21 | 1996-07-09 | Method of forming interconnection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185328A JPH0936228A (ja) | 1995-07-21 | 1995-07-21 | 配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936228A true JPH0936228A (ja) | 1997-02-07 |
Family
ID=16168908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7185328A Pending JPH0936228A (ja) | 1995-07-21 | 1995-07-21 | 配線形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5723362A (ja) |
| JP (1) | JPH0936228A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281052B1 (en) | 1999-04-27 | 2001-08-28 | Nec Corporation | Method of manufacturing semiconductor device |
| KR100315963B1 (ko) * | 1998-12-16 | 2001-12-20 | 클라크 3세 존 엠. | 낮은 콘택 저항과 낮은 접합 누설을 갖는 금속 배선 콘택구조체 및 그 제조 방법 |
| JP2005340830A (ja) * | 2004-05-25 | 2005-12-08 | Samsung Electronics Co Ltd | コンタクトホール内の金属窒化膜の形成方法、及びその方法によって形成された金属窒化膜 |
| KR100591182B1 (ko) * | 2004-12-27 | 2006-06-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 배선 형성방법 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1075243C (zh) * | 1994-12-28 | 2001-11-21 | 松下电器产业株式会社 | 集成电路用电容元件及其制造方法 |
| KR100225946B1 (ko) * | 1996-06-27 | 1999-10-15 | 김영환 | 반도체 소자의 금속 배선 형성방법 |
| US5783282A (en) | 1996-10-07 | 1998-07-21 | Micron Technology, Inc. | Resputtering to achieve better step coverage of contact holes |
| KR19980053692A (ko) * | 1996-12-27 | 1998-09-25 | 김영환 | 반도체 소자의 금속 배선 형성방법 |
| US6054385A (en) * | 1997-01-31 | 2000-04-25 | Advanced Micro Devices, Inc. | Elevated local interconnect and contact structure |
| US6271117B1 (en) * | 1997-06-23 | 2001-08-07 | Vanguard International Semiconductor Corporation | Process for a nail shaped landing pad plug |
| US6054768A (en) * | 1997-10-02 | 2000-04-25 | Micron Technology, Inc. | Metal fill by treatment of mobility layers |
| TW367606B (en) * | 1997-11-24 | 1999-08-21 | United Microelectronics Corp | Manufacturing method for metal plugs |
| TW357413B (en) * | 1997-12-05 | 1999-05-01 | United Microelectronics Corp | Manufacturing process of transistors |
| TW362261B (en) * | 1997-12-13 | 1999-06-21 | United Microelectronics Corp | Manufacturing method of contact plugs |
| US6215186B1 (en) * | 1998-01-12 | 2001-04-10 | Texas Instruments Incorporated | System and method of forming a tungstein plug |
| US6022800A (en) * | 1998-04-29 | 2000-02-08 | Worldwide Semiconductor Manufacturing Corporation | Method of forming barrier layer for tungsten plugs in interlayer dielectrics |
| US6093642A (en) * | 1998-09-23 | 2000-07-25 | Texas Instruments Incorporated | Tungsten-nitride for contact barrier application |
| US7224068B2 (en) * | 2004-04-06 | 2007-05-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stable metal structure with tungsten plug |
| KR100665852B1 (ko) * | 2005-08-03 | 2007-01-09 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
| US7407875B2 (en) * | 2006-09-06 | 2008-08-05 | International Business Machines Corporation | Low resistance contact structure and fabrication thereof |
| CN101673707A (zh) * | 2009-09-25 | 2010-03-17 | 上海宏力半导体制造有限公司 | 金属层互连制作方法 |
| US11575017B2 (en) * | 2021-06-14 | 2023-02-07 | Nanya Technology Corporation | Semiconductor device with void-free contact and method for preparing the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4783248A (en) * | 1987-02-10 | 1988-11-08 | Siemens Aktiengesellschaft | Method for the production of a titanium/titanium nitride double layer |
| JP2725944B2 (ja) * | 1991-04-19 | 1998-03-11 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 金属層堆積方法 |
| CA2061119C (en) * | 1991-04-19 | 1998-02-03 | Pei-Ing P. Lee | Method of depositing conductors in high aspect ratio apertures |
-
1995
- 1995-07-21 JP JP7185328A patent/JPH0936228A/ja active Pending
-
1996
- 1996-07-09 US US08/680,541 patent/US5723362A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315963B1 (ko) * | 1998-12-16 | 2001-12-20 | 클라크 3세 존 엠. | 낮은 콘택 저항과 낮은 접합 누설을 갖는 금속 배선 콘택구조체 및 그 제조 방법 |
| US6281052B1 (en) | 1999-04-27 | 2001-08-28 | Nec Corporation | Method of manufacturing semiconductor device |
| JP2005340830A (ja) * | 2004-05-25 | 2005-12-08 | Samsung Electronics Co Ltd | コンタクトホール内の金属窒化膜の形成方法、及びその方法によって形成された金属窒化膜 |
| KR100591182B1 (ko) * | 2004-12-27 | 2006-06-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 배선 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5723362A (en) | 1998-03-03 |
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