JP3102555B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に層間絶縁膜の所定領域に設けたコンタ
クトホールおよび／またはスルーホールを化学気相成長
法により形成したＴｉＮ若しくはＴｉまたはＴｉおよび
ＴｉＮにより埋め込む半導体装置の製造方法に関するも
のである。
方法に関し、特に層間絶縁膜の所定領域に設けたコンタ
クトホールおよび／またはスルーホールを化学気相成長
法により形成したＴｉＮ若しくはＴｉまたはＴｉおよび
ＴｉＮにより埋め込む半導体装置の製造方法に関するも
のである。
【０００２】
【従来の技術】ＬＳＩの高集積化にともない、コンタク
トホールの微細化が進み、コンタクトホールの深さを直
径で割ったアスペクト比が増大し、従来から使用されて
きたスパッタ法で形成したアルミニウム等の金属では段
差被覆性が悪いため、接続抵抗が高くなったり、断線し
てしまったりするようになってきている。たとえ接続が
可能であっても、電流によりアルミニウムが移動するエ
レクトロマイグレーションにより断線しやすいという信
頼性の問題がある。これらの問題の対策として、コンタ
クトホール内を金属で埋め込むことが行われている。こ
の方法の代表的な例は段差被覆性に優れた化学気相成長
法により形成したタングステンによりコンタクトホール
を埋め込むいわゆるタングステンプラグ法である。この
タングステンプラグ法は、コンタクトホールの接続抵抗
（コンタクト抵抗）を下げるためのチタンと、タングス
テンとの密着性を高め、タングステンの基板への侵入を
防ぐための窒化チタンからなるバリアメタルをスパッタ
法により形成した後、タングステンを化学気相成長法に
よりコンタクトホールを埋め込んで形成し、タングステ
ンを全面エッチバックしてコンタクトホール内にのみに
タングステンを残してタングステンプラグを形成してい
る。
トホールの微細化が進み、コンタクトホールの深さを直
径で割ったアスペクト比が増大し、従来から使用されて
きたスパッタ法で形成したアルミニウム等の金属では段
差被覆性が悪いため、接続抵抗が高くなったり、断線し
てしまったりするようになってきている。たとえ接続が
可能であっても、電流によりアルミニウムが移動するエ
レクトロマイグレーションにより断線しやすいという信
頼性の問題がある。これらの問題の対策として、コンタ
クトホール内を金属で埋め込むことが行われている。こ
の方法の代表的な例は段差被覆性に優れた化学気相成長
法により形成したタングステンによりコンタクトホール
を埋め込むいわゆるタングステンプラグ法である。この
タングステンプラグ法は、コンタクトホールの接続抵抗
（コンタクト抵抗）を下げるためのチタンと、タングス
テンとの密着性を高め、タングステンの基板への侵入を
防ぐための窒化チタンからなるバリアメタルをスパッタ
法により形成した後、タングステンを化学気相成長法に
よりコンタクトホールを埋め込んで形成し、タングステ
ンを全面エッチバックしてコンタクトホール内にのみに
タングステンを残してタングステンプラグを形成してい
る。
【０００３】この方法においても、さらにコンタクトホ
ールの微細化が進み、高アスペクト比になると、スパッ
タ法ではコンタクトホール内にチタンや窒化チタンを所
望の厚さに形成することが不可能となってコンタクト抵
抗が増大したり素子がタングステンにより破壊されたり
するという問題が起こる。そこで、チタンや窒化チタン
も被覆性のよい化学気相成長（ＣＶＤ）法により形成す
る方法も試みられている。しかし、この方法では、チタ
ン、窒化チタン、タングステンの３層をＣＶＤ法で形成
しなければならず、工程が複雑になり、また製造コスト
も高くなってしまうという問題がある。
ールの微細化が進み、高アスペクト比になると、スパッ
タ法ではコンタクトホール内にチタンや窒化チタンを所
望の厚さに形成することが不可能となってコンタクト抵
抗が増大したり素子がタングステンにより破壊されたり
するという問題が起こる。そこで、チタンや窒化チタン
も被覆性のよい化学気相成長（ＣＶＤ）法により形成す
る方法も試みられている。しかし、この方法では、チタ
ン、窒化チタン、タングステンの３層をＣＶＤ法で形成
しなければならず、工程が複雑になり、また製造コスト
も高くなってしまうという問題がある。
【０００４】そこで、段差被覆性のよいＣＶＤ法で形成
した窒化チタンやチタンでコンタクトホールを埋め込ん
でタングステンの形成工程を省略するという方法が提案
されている。図１０（ａ）〜（ｄ）は、窒化チタンにて
埋め込む場合の先行技術を示す工程順断面図である。ま
ず、素子が形成されたシリコン基板８１上に層間絶縁膜
としてシリコン酸化膜にリンとホウ素を添加したＢＰＳ
Ｇ膜８２をＣＶＤ法により形成した後、素子に達するコ
ンタクトホールを通常のフォトリソグラフィ技術とドラ
イエッチング技術により形成する〔図１０（ａ）〕。こ
こで、コンタクトホールの直径は０．４μｍ程度になさ
れている。
した窒化チタンやチタンでコンタクトホールを埋め込ん
でタングステンの形成工程を省略するという方法が提案
されている。図１０（ａ）〜（ｄ）は、窒化チタンにて
埋め込む場合の先行技術を示す工程順断面図である。ま
ず、素子が形成されたシリコン基板８１上に層間絶縁膜
としてシリコン酸化膜にリンとホウ素を添加したＢＰＳ
Ｇ膜８２をＣＶＤ法により形成した後、素子に達するコ
ンタクトホールを通常のフォトリソグラフィ技術とドラ
イエッチング技術により形成する〔図１０（ａ）〕。こ
こで、コンタクトホールの直径は０．４μｍ程度になさ
れている。
【０００５】次に、プラズマＣＶＤ法によりＴｉ膜８３
を１０〜５０ｎｍ、通常の熱ＣＶＤ法によりＴｉＮ膜８
４を０．３μｍ程度の厚さに形成してコンタクトホール
を完全にＴｉ膜８３とＴｉＮ膜８４で埋め込む〔図１０
（ｂ）〕。その後、ＢＰＳＧ膜８２上のＴｉ膜８３、Ｔ
ｉＮ膜８４を塩素ガスを用いたドライエッチング法によ
り除去し、コンタクトホール内にのみＴｉ膜８３、Ｔｉ
Ｎ膜８４を残す〔図１０（ｃ）〕。次に、スパッタ法に
よりＡｌ合金膜８５をＢＰＳＧ膜８２上に堆積し、リソ
グラフィ技術およびドライエッチング技術を用いて、Ａ
ｌ合金膜８５を所望の形状にパターニングして、Ａｌ配
線を形成する〔図１０（ｄ）〕。なお、コンタクトホー
ルをＣＶＤ法により形成したＴｉＮで埋め込む技術は、
例えば、特開平５−９４９６５号公報、特開平５−９４
９６９号公報、特開平５−１３６０８５号公報等により
公知となっている。以上は、コンタクトホールをＴｉＮ
にて埋め込むものであったが、ＣＶＤ−Ｔｉにて埋め込
む場合もほぼ同様の手法を用いて行うことが考えられて
いる。
を１０〜５０ｎｍ、通常の熱ＣＶＤ法によりＴｉＮ膜８
４を０．３μｍ程度の厚さに形成してコンタクトホール
を完全にＴｉ膜８３とＴｉＮ膜８４で埋め込む〔図１０
（ｂ）〕。その後、ＢＰＳＧ膜８２上のＴｉ膜８３、Ｔ
ｉＮ膜８４を塩素ガスを用いたドライエッチング法によ
り除去し、コンタクトホール内にのみＴｉ膜８３、Ｔｉ
Ｎ膜８４を残す〔図１０（ｃ）〕。次に、スパッタ法に
よりＡｌ合金膜８５をＢＰＳＧ膜８２上に堆積し、リソ
グラフィ技術およびドライエッチング技術を用いて、Ａ
ｌ合金膜８５を所望の形状にパターニングして、Ａｌ配
線を形成する〔図１０（ｄ）〕。なお、コンタクトホー
ルをＣＶＤ法により形成したＴｉＮで埋め込む技術は、
例えば、特開平５−９４９６５号公報、特開平５−９４
９６９号公報、特開平５−１３６０８５号公報等により
公知となっている。以上は、コンタクトホールをＴｉＮ
にて埋め込むものであったが、ＣＶＤ−Ｔｉにて埋め込
む場合もほぼ同様の手法を用いて行うことが考えられて
いる。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法では、ＣＶＤ法でコンタクトホールを埋
め込むためにＴｉＮ膜を厚く形成すると、ＣＶＤ法で形
成したＴｉＮ膜には１０ 10／ｃｍ2 dyne以上の大きな引
っ張り応力が作用しており、さらにシリコン酸化膜との
密着性が悪いため、ＴｉＮ膜にクラックが入ったり、剥
がれたりする事故が発生する。ＴｉＮ膜の剥離が起こる
と、続くＴｉＮ膜のエッチング工程において下地の層間
絶縁膜（ＢＰＳＧ膜）が異常にエッチングされることに
より製造歩留りを低下させまた信頼性の低下を招く。ま
た、剥離したＴｉＮ膜は異物となってやはり歩留り低下
の原因となる。クラックが入った場合にも下地層の異常
エッチングなどの不具合が発生する。また、ＣＶＤ法で
形成したＴｉ膜によりコンタクトホールを埋め込む場合
にも、ＴｉＮ膜と同様に剥離の問題が起こる。
装置の製造方法では、ＣＶＤ法でコンタクトホールを埋
め込むためにＴｉＮ膜を厚く形成すると、ＣＶＤ法で形
成したＴｉＮ膜には１０ 10／ｃｍ2 dyne以上の大きな引
っ張り応力が作用しており、さらにシリコン酸化膜との
密着性が悪いため、ＴｉＮ膜にクラックが入ったり、剥
がれたりする事故が発生する。ＴｉＮ膜の剥離が起こる
と、続くＴｉＮ膜のエッチング工程において下地の層間
絶縁膜（ＢＰＳＧ膜）が異常にエッチングされることに
より製造歩留りを低下させまた信頼性の低下を招く。ま
た、剥離したＴｉＮ膜は異物となってやはり歩留り低下
の原因となる。クラックが入った場合にも下地層の異常
エッチングなどの不具合が発生する。また、ＣＶＤ法で
形成したＴｉ膜によりコンタクトホールを埋め込む場合
にも、ＴｉＮ膜と同様に剥離の問題が起こる。
【０００７】而して、ＤＲＡＭなどのＵＬＳＩにおいて
は、コンタクトホールの高アスペクト比の問題とともに
セル容量値の確保が重要な課題となっている。現在、容
量確保のため、容量絶縁膜の酸化膜換算膜厚を薄くする
方法が検討されている。その中でＴａ2 Ｏ5 膜はＳｉＮ
系より薄膜化が可能な材料として有望視されている。し
かし、極薄Ｔａ2 Ｏ5 膜を形成した後のプロセスにはリ
ーク電流特性から５００℃以上の熱処理ができない。そ
のため、コンタクトホールやスルーホールを埋め込むＴ
ｉＮ膜、Ｔｉ膜を基板温度５００℃以下のＣＶＤ法で成
膜することが要求されているが、このような低温での成
膜では密着性の確保は困難で上述の層間絶縁膜上での剥
離、クラックの問題は一層深刻になる。この剥離、クラ
ックは、特に特にパターンのない広域部で頻発する。
は、コンタクトホールの高アスペクト比の問題とともに
セル容量値の確保が重要な課題となっている。現在、容
量確保のため、容量絶縁膜の酸化膜換算膜厚を薄くする
方法が検討されている。その中でＴａ2 Ｏ5 膜はＳｉＮ
系より薄膜化が可能な材料として有望視されている。し
かし、極薄Ｔａ2 Ｏ5 膜を形成した後のプロセスにはリ
ーク電流特性から５００℃以上の熱処理ができない。そ
のため、コンタクトホールやスルーホールを埋め込むＴ
ｉＮ膜、Ｔｉ膜を基板温度５００℃以下のＣＶＤ法で成
膜することが要求されているが、このような低温での成
膜では密着性の確保は困難で上述の層間絶縁膜上での剥
離、クラックの問題は一層深刻になる。この剥離、クラ
ックは、特に特にパターンのない広域部で頻発する。
【０００８】よって、本発明の解決すべき課題は、コン
タクトホールやスルーホールを充填するのに必要な膜厚
のＣＶＤ法によるＴｉＮ膜やＴｉ膜を、例え低温の成膜
温度で形成した場合であっても、クラックが入ったり剥
離したりすることを防ぎつつ形成できるようにして、こ
れにより製造歩留りの向上と製品の信頼性の向上を図る
ことである。
タクトホールやスルーホールを充填するのに必要な膜厚
のＣＶＤ法によるＴｉＮ膜やＴｉ膜を、例え低温の成膜
温度で形成した場合であっても、クラックが入ったり剥
離したりすることを防ぎつつ形成できるようにして、こ
れにより製造歩留りの向上と製品の信頼性の向上を図る
ことである。
【０００９】
【課題を解決するための手段】上記の課題は、層間絶縁
膜にコンタクトホールやスルーホールを開孔するのに先
立って若しくはコンタクトホールやスルーホールを開孔
した後に層間絶縁膜上にスパッタ法によりＴｉＮ膜また
はＴｉ膜を形成することにより解決することができる。
膜にコンタクトホールやスルーホールを開孔するのに先
立って若しくはコンタクトホールやスルーホールを開孔
した後に層間絶縁膜上にスパッタ法によりＴｉＮ膜また
はＴｉ膜を形成することにより解決することができる。
【００１０】
【発明の実施の形態】本発明による半導体装置の製造方
法の第１の実施の形態は、 （１）素子が形成された半導体基板上に層間絶縁膜を形
成する工程と、 （２）前記層間絶縁膜上にスパッタリング法により第１
のＴｉＮ膜を形成する工程と、 （３）少なくとも所定の領域の前記層間絶縁膜を選択的
にエッチング除去して下層の導電体層を露出させるコン
タクトホールおよび／またはスルーホールを形成する工
程と、 （４）化学気相成長法により全面にＴｉ膜と第２のＴｉ
Ｎ膜とを順次堆積してコンタクトホールおよび／または
スルーホール内をＴｉ膜と第２のＴｉＮ膜により埋め込
む工程と、 （５）少なくとも前記コンタクトホールおよび／または
スルーホール内のＴｉ膜およびＴｉＮ膜を残し、不要の
第２のＴｉＮ膜、Ｔｉ膜および第１のＴｉＮ膜をエッチ
ング除去する工程と、を有し、この順で若しくは前記第
（２）の工程と前記第（３）の工程との順序を入れ替え
て行うことを特徴としている。
法の第１の実施の形態は、 （１）素子が形成された半導体基板上に層間絶縁膜を形
成する工程と、 （２）前記層間絶縁膜上にスパッタリング法により第１
のＴｉＮ膜を形成する工程と、 （３）少なくとも所定の領域の前記層間絶縁膜を選択的
にエッチング除去して下層の導電体層を露出させるコン
タクトホールおよび／またはスルーホールを形成する工
程と、 （４）化学気相成長法により全面にＴｉ膜と第２のＴｉ
Ｎ膜とを順次堆積してコンタクトホールおよび／または
スルーホール内をＴｉ膜と第２のＴｉＮ膜により埋め込
む工程と、 （５）少なくとも前記コンタクトホールおよび／または
スルーホール内のＴｉ膜およびＴｉＮ膜を残し、不要の
第２のＴｉＮ膜、Ｔｉ膜および第１のＴｉＮ膜をエッチ
ング除去する工程と、を有し、この順で若しくは前記第
（２）の工程と前記第（３）の工程との順序を入れ替え
て行うことを特徴としている。
【００１１】
【００１２】［作用］本発明の製造方法によれば、層間
絶縁膜上には、スパッタ法により形成された第１のＴｉ
Ｎ膜やＴｉ膜上にＣＶＤ法によるＴｉ膜やＴｉＮ膜が形
成される。スパッタ法で形成したＴｉＮ膜は、膜応力を
圧縮応力とすることができるため、ＣＶＤ法で形成され
たＴｉＮ膜の引っ張り応力を緩和することができる。そ
して、スパッタ法によるＴｉＮ膜やＴｉ膜は層間絶縁膜
と密着性がよいため、気相成長ＴｉＮ膜を厚く形成して
もあるいは気相成長Ｔｉ膜を低温の成膜温度にて形成し
た場合であってもＴｉＮ膜やＴｉ膜にクラックが入った
り剥離してしまうことがない。また、Ｔｉ膜をＴｉＮ膜
の下層に形成する場合、ＣＶＤ法で形成したＴｉ膜は段
差被覆性がよいため、ホール底に接続抵抗を下げるのに
必要な膜厚のＴｉ膜を形成することができる。さらにス
パッタ法に比べ低抵抗の気相成長ＴｉＮ膜によりコンタ
クトホールやスルーホール内を埋め込むことができるた
め、コンタクトホール抵抗やスルーホール抵抗を低抵抗
に形成することが可能になる。
絶縁膜上には、スパッタ法により形成された第１のＴｉ
Ｎ膜やＴｉ膜上にＣＶＤ法によるＴｉ膜やＴｉＮ膜が形
成される。スパッタ法で形成したＴｉＮ膜は、膜応力を
圧縮応力とすることができるため、ＣＶＤ法で形成され
たＴｉＮ膜の引っ張り応力を緩和することができる。そ
して、スパッタ法によるＴｉＮ膜やＴｉ膜は層間絶縁膜
と密着性がよいため、気相成長ＴｉＮ膜を厚く形成して
もあるいは気相成長Ｔｉ膜を低温の成膜温度にて形成し
た場合であってもＴｉＮ膜やＴｉ膜にクラックが入った
り剥離してしまうことがない。また、Ｔｉ膜をＴｉＮ膜
の下層に形成する場合、ＣＶＤ法で形成したＴｉ膜は段
差被覆性がよいため、ホール底に接続抵抗を下げるのに
必要な膜厚のＴｉ膜を形成することができる。さらにス
パッタ法に比べ低抵抗の気相成長ＴｉＮ膜によりコンタ
クトホールやスルーホール内を埋め込むことができるた
め、コンタクトホール抵抗やスルーホール抵抗を低抵抗
に形成することが可能になる。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１、図２は、本発明の第１の実施例
の主要工程を示す工程順断面図である。素子が形成され
たシリコン基板１上に層間絶縁膜としてＢＰＳＧ膜２を
ＣＶＤ法により１．５μｍ程度の厚さに形成した後、ス
パッタ法により第１のＴｉＮ膜３を２５〜５０ｎｍの厚
さに形成する〔図１（ａ）〕。スパッタ法による第１の
ＴｉＮ膜３は、コンタクトホールの開孔後に形成するよ
うにしてもよい。次に、フォトレジスト膜４を塗布後、
露光・現像により所望の位置に直径０．３μｍ程度の開
孔部を設け、フォトレジスト膜４をマスクに塩素（Ｃｌ
2 ）や三塩化ホウ素（ＢＣｌ3 ）ガスを用い、第１のＴ
ｉＮ膜３をドライエッチング法によりエッチングした
後、トリフロロメタン（ＣＨＦ3 ）と一酸化炭素（Ｃ
Ｏ）ガスの混合ガスによるドライエッチングによりＢＰ
ＳＧ膜２をシリコン基板１が露出するまでエッチング
し、コンタクトホールを形成する〔図１（ｂ）〕。
て説明する。 ［第１の実施例］図１、図２は、本発明の第１の実施例
の主要工程を示す工程順断面図である。素子が形成され
たシリコン基板１上に層間絶縁膜としてＢＰＳＧ膜２を
ＣＶＤ法により１．５μｍ程度の厚さに形成した後、ス
パッタ法により第１のＴｉＮ膜３を２５〜５０ｎｍの厚
さに形成する〔図１（ａ）〕。スパッタ法による第１の
ＴｉＮ膜３は、コンタクトホールの開孔後に形成するよ
うにしてもよい。次に、フォトレジスト膜４を塗布後、
露光・現像により所望の位置に直径０．３μｍ程度の開
孔部を設け、フォトレジスト膜４をマスクに塩素（Ｃｌ
2 ）や三塩化ホウ素（ＢＣｌ3 ）ガスを用い、第１のＴ
ｉＮ膜３をドライエッチング法によりエッチングした
後、トリフロロメタン（ＣＨＦ3 ）と一酸化炭素（Ｃ
Ｏ）ガスの混合ガスによるドライエッチングによりＢＰ
ＳＧ膜２をシリコン基板１が露出するまでエッチング
し、コンタクトホールを形成する〔図１（ｂ）〕。
【００１４】次に、フォトレジスト膜４を除去した後、
ＣＶＤ法により、Ｔｉ膜５、第２のＴｉＮ膜６を順次成
膜する。Ｔｉ膜５は、ＴｉＣｌ4 ３〜１０ｓｃｃｍ、Ａ
ｒ２００〜５００ｓｃｃｍ、水素（Ｈ2 ）１０００〜２
０００ｓｃｃｍのガスを流し、圧力を３〜１０Ｔｏｒｒ
とし、シリコン基板１を５００〜６００℃に加熱し、基
板の対向電極にＲＦパワー数１００Ｗを印加して、プラ
ズマを発生させるプラズマＣＶＤ法により１０〜３０ｎ
ｍの厚さに形成し、第２のＴｉＮ膜６はＴｉＣｌ4 ３０
〜５０ｓｃｃｍ、アンモニア（ＮＨ3 ）４０〜７０ｓｃ
ｃｍ、窒素（Ｎ 2 ）２０００〜４０００ｓｃｃｍのガス
を流し、圧力を１５〜３０Ｔｏｒｒとし、シリコン基板
１を４５０〜５５０℃に加熱し、熱ＣＶＤ法により０．
２〜０．３μｍの厚さに形成してコンタクトホールを埋
め込む〔図１（ｃ）〕。但し、既にＴａ2 Ｏ5 膜などの
高温にさらされると膜質が劣化する薄膜が形成されてい
る場合には、Ｔｉ膜５、ＴｉＮ膜６の成膜を５００℃以
下の基板温度で行うことができる。
ＣＶＤ法により、Ｔｉ膜５、第２のＴｉＮ膜６を順次成
膜する。Ｔｉ膜５は、ＴｉＣｌ4 ３〜１０ｓｃｃｍ、Ａ
ｒ２００〜５００ｓｃｃｍ、水素（Ｈ2 ）１０００〜２
０００ｓｃｃｍのガスを流し、圧力を３〜１０Ｔｏｒｒ
とし、シリコン基板１を５００〜６００℃に加熱し、基
板の対向電極にＲＦパワー数１００Ｗを印加して、プラ
ズマを発生させるプラズマＣＶＤ法により１０〜３０ｎ
ｍの厚さに形成し、第２のＴｉＮ膜６はＴｉＣｌ4 ３０
〜５０ｓｃｃｍ、アンモニア（ＮＨ3 ）４０〜７０ｓｃ
ｃｍ、窒素（Ｎ 2 ）２０００〜４０００ｓｃｃｍのガス
を流し、圧力を１５〜３０Ｔｏｒｒとし、シリコン基板
１を４５０〜５５０℃に加熱し、熱ＣＶＤ法により０．
２〜０．３μｍの厚さに形成してコンタクトホールを埋
め込む〔図１（ｃ）〕。但し、既にＴａ2 Ｏ5 膜などの
高温にさらされると膜質が劣化する薄膜が形成されてい
る場合には、Ｔｉ膜５、ＴｉＮ膜６の成膜を５００℃以
下の基板温度で行うことができる。
【００１５】次に、塩素ガスにより全面エッチングを行
って平坦部の第２のＴｉＮ膜６、Ｔｉ膜５、第１のＴｉ
Ｎ膜３を除去してＢＰＳＧ膜２の表面を露出させ、コン
タクトホール内のみに第２のＴｉＮ膜６とＴｉ膜５を残
す〔図２（ｄ）〕。次に、Ａｌ合金膜７をスパッタリン
グ法により０．３〜１．０μｍの厚さに形成した後、通
常のリソグラフィ技術およびドライエッチング技術によ
りＡｌ合金膜７を所望の形状にパターニングしてＡｌ配
線を形成する〔図２（ｅ）〕。
って平坦部の第２のＴｉＮ膜６、Ｔｉ膜５、第１のＴｉ
Ｎ膜３を除去してＢＰＳＧ膜２の表面を露出させ、コン
タクトホール内のみに第２のＴｉＮ膜６とＴｉ膜５を残
す〔図２（ｄ）〕。次に、Ａｌ合金膜７をスパッタリン
グ法により０．３〜１．０μｍの厚さに形成した後、通
常のリソグラフィ技術およびドライエッチング技術によ
りＡｌ合金膜７を所望の形状にパターニングしてＡｌ配
線を形成する〔図２（ｅ）〕。
【００１６】次に、本実施例の作用・効果について説明
する。第１のＴｉＮ膜３はスパッタ法により形成されて
いるため、シリコン酸化膜等の層間絶縁膜との密着性が
ＣＶＤ法で形成したＴｉＮ膜に比べ良好であり、かつ圧
縮応力が作用するように形成することが可能である。そ
のため、第２のＴｉＮ膜６の層間絶縁膜への密着性が高
まりかつＣＶＤ法による第２のＴｉＮ膜６の強い引っ張
り応力が緩和されるため第２のＴｉＮ膜６を厚く形成し
てもクラックが入ったり剥がれたりすることがなくな
る。従って、クラック、剥離の発生を防止しつつ段差被
覆性のよい第２のＴｉＮ膜によりコンタクトホールを埋
め込むことが可能になる。
する。第１のＴｉＮ膜３はスパッタ法により形成されて
いるため、シリコン酸化膜等の層間絶縁膜との密着性が
ＣＶＤ法で形成したＴｉＮ膜に比べ良好であり、かつ圧
縮応力が作用するように形成することが可能である。そ
のため、第２のＴｉＮ膜６の層間絶縁膜への密着性が高
まりかつＣＶＤ法による第２のＴｉＮ膜６の強い引っ張
り応力が緩和されるため第２のＴｉＮ膜６を厚く形成し
てもクラックが入ったり剥がれたりすることがなくな
る。従って、クラック、剥離の発生を防止しつつ段差被
覆性のよい第２のＴｉＮ膜によりコンタクトホールを埋
め込むことが可能になる。
【００１７】第１のＴｉＮ膜３は第２のＴｉＮ膜６の強
い引っ張り応力を緩和させるために圧縮応力が作用する
ように形成することが好ましく、そのためにはスパッタ
パワーを大きくし、低圧力でスパッタした方がよい。ま
た加熱しても応力が圧縮から引っ張り側に変化しないよ
うに高温でスパッタした方がよい。また第１のＴｉＮ膜
３の膜厚は２５ｎｍよりも小さいと第２のＴｉＮ膜６の
応力を緩和する効果が小さく第２のＴｉＮ膜６を１５０
ｎｍ以上形成するとクラックが入ったり、剥がれたりす
ることがあり、厚過ぎるとコンタクトホールが深くな
り、埋め込みが困難になるだけなので５０ｎｍ程度あれ
ば十分である。また本実施例においては、コンタクトホ
ール内はＣＶＤ法で形成したＴｉ膜５と第２のＴｉＮ膜
６のみで埋め込まれており、アスペクト比の大きなコン
タクトホールも埋め込むことが可能であるとともにシリ
コン基板との低接続抵抗が可能となるのに必要な膜厚の
Ｔｉ膜を容易にコンタクトホール底に形成でき、さらに
比抵抗が１００μΩｃｍ程度のスパッタ法によるＴｉＮ
膜に比べＣＶＤ法で形成したＴｉＮ膜は７０〜８０μΩ
ｃｍと低抵抗にすることが可能であるため、コンタクト
ホール部の抵抗を低くできる。
い引っ張り応力を緩和させるために圧縮応力が作用する
ように形成することが好ましく、そのためにはスパッタ
パワーを大きくし、低圧力でスパッタした方がよい。ま
た加熱しても応力が圧縮から引っ張り側に変化しないよ
うに高温でスパッタした方がよい。また第１のＴｉＮ膜
３の膜厚は２５ｎｍよりも小さいと第２のＴｉＮ膜６の
応力を緩和する効果が小さく第２のＴｉＮ膜６を１５０
ｎｍ以上形成するとクラックが入ったり、剥がれたりす
ることがあり、厚過ぎるとコンタクトホールが深くな
り、埋め込みが困難になるだけなので５０ｎｍ程度あれ
ば十分である。また本実施例においては、コンタクトホ
ール内はＣＶＤ法で形成したＴｉ膜５と第２のＴｉＮ膜
６のみで埋め込まれており、アスペクト比の大きなコン
タクトホールも埋め込むことが可能であるとともにシリ
コン基板との低接続抵抗が可能となるのに必要な膜厚の
Ｔｉ膜を容易にコンタクトホール底に形成でき、さらに
比抵抗が１００μΩｃｍ程度のスパッタ法によるＴｉＮ
膜に比べＣＶＤ法で形成したＴｉＮ膜は７０〜８０μΩ
ｃｍと低抵抗にすることが可能であるため、コンタクト
ホール部の抵抗を低くできる。
【００１８】また、本発明の実施例において、コンタク
トホールをフォトリソグラフィ技術にて形成する際、フ
ォトレジスト膜４の下には第１のＴｉＮ膜３が形成され
ているが、このような例は例えば特開平１−２４３５５
０号公報に記載されており、次のような効果がある。第
１のＴｉＮ膜３がない場合、ＢＰＳＧ膜２の膜厚の変化
により露光光が多重干渉し、コンタクトホールの大きさ
が変化してしまうという問題が起こるが、フォトレジス
ト膜４とＢＰＳＧ膜２の間に第１のＴｉＮ膜３を設ける
と、露光光は第１のＴｉＮ膜３で吸収されて、多重干渉
は起こらずコンタクトホールを均一性よく、ねらい通り
の大きさに形成できる。ＢＰＳＧ膜２の膜厚によるコン
タクトサイズの変化を完全になくするためには露光光の
第１のＴｉＮ膜３の透過量を下げることが必要であり、
第１のＴｉＮ膜３の膜厚は２５ｎｍ以上が必要である。
トホールをフォトリソグラフィ技術にて形成する際、フ
ォトレジスト膜４の下には第１のＴｉＮ膜３が形成され
ているが、このような例は例えば特開平１−２４３５５
０号公報に記載されており、次のような効果がある。第
１のＴｉＮ膜３がない場合、ＢＰＳＧ膜２の膜厚の変化
により露光光が多重干渉し、コンタクトホールの大きさ
が変化してしまうという問題が起こるが、フォトレジス
ト膜４とＢＰＳＧ膜２の間に第１のＴｉＮ膜３を設ける
と、露光光は第１のＴｉＮ膜３で吸収されて、多重干渉
は起こらずコンタクトホールを均一性よく、ねらい通り
の大きさに形成できる。ＢＰＳＧ膜２の膜厚によるコン
タクトサイズの変化を完全になくするためには露光光の
第１のＴｉＮ膜３の透過量を下げることが必要であり、
第１のＴｉＮ膜３の膜厚は２５ｎｍ以上が必要である。
【００１９】［第２の実施例］図３、図４は、本発明の
第２の実施例の主要工程断面図である。シリコン基板１
１上のシリコン酸化膜１２で分離された領域にゲート酸
化膜となる薄いシリコン酸化膜１３を形成しその上にゲ
ート電極となる多結晶シリコン膜１４を形成する。多結
晶シリコン膜１４の側面をシリコン酸化膜１５で覆った
後、Ｔｉ膜をスパッタ法により形成し６００〜８００℃
で３０〜６０秒間加熱してシリコン基板１１および多結
晶シリコン膜１４とＴｉ膜が接触した部分にＴｉシリサ
イド膜１６を形成しシリサイド化しなかったＴｉ膜はア
ンモニアと過酸化水素の水溶液により除去し、いわゆる
サリサイド構造のトランジスタを形成する〔図３
（ａ）〕。次に、ＢＰＳＧ膜１７をＣＶＤ法により１．
５μｍ程度の厚さに形成しその上に第１のＴｉＮ膜１８
をスパッタ法により膜厚約３０ｎｍに形成する〔図３
（ｂ）〕。このスパッタ法による第１のＴｉＮ膜１８
は、コンタクトホールの開孔後に形成するようにしても
よい。
第２の実施例の主要工程断面図である。シリコン基板１
１上のシリコン酸化膜１２で分離された領域にゲート酸
化膜となる薄いシリコン酸化膜１３を形成しその上にゲ
ート電極となる多結晶シリコン膜１４を形成する。多結
晶シリコン膜１４の側面をシリコン酸化膜１５で覆った
後、Ｔｉ膜をスパッタ法により形成し６００〜８００℃
で３０〜６０秒間加熱してシリコン基板１１および多結
晶シリコン膜１４とＴｉ膜が接触した部分にＴｉシリサ
イド膜１６を形成しシリサイド化しなかったＴｉ膜はア
ンモニアと過酸化水素の水溶液により除去し、いわゆる
サリサイド構造のトランジスタを形成する〔図３
（ａ）〕。次に、ＢＰＳＧ膜１７をＣＶＤ法により１．
５μｍ程度の厚さに形成しその上に第１のＴｉＮ膜１８
をスパッタ法により膜厚約３０ｎｍに形成する〔図３
（ｂ）〕。このスパッタ法による第１のＴｉＮ膜１８
は、コンタクトホールの開孔後に形成するようにしても
よい。
【００２０】その後、第１の実施例と同様にフォトリソ
グラフィ技術とドライエッチング技術によりＴｉＮ膜１
８およびＢＰＳＧ膜１７の所望の位置にＴｉシリサイド
膜１６に達するコンタクトホールを形成する〔図３
（ｃ）〕。次に、ＴｉＣｌ4 とＮＨ3 とＮ2 ガスを用い
た熱ＣＶＤ法により第２のＴｉＮ膜１９を０．２〜０．
３μｍの厚さに形成し、第２のＴｉＮ膜１９によりコン
タクトホールを埋め込む〔図４（ｄ）〕。次に、塩素系
ガスたとえばＣｌ2 ガスを用いた反応性イオンエッチン
グにより第２のＴｉＮ膜１９および第１のＴｉＮ膜１８
をＢＰＳＧ膜１７の表面が露出するまでエッチングし
て、コンタクトホール内のみに第２のＴｉＮ膜１９を残
す〔図４（ｅ）〕。その後、Ａｌ合金膜２０をスパッタ
法によりＢＰＳＧ膜１７上に形成した後、通常のリソグ
ラフィ技術およびドライエッチング技術により所望の形
状にパターニングしてＡｌ配線を形成する〔図４
（ｆ）〕。
グラフィ技術とドライエッチング技術によりＴｉＮ膜１
８およびＢＰＳＧ膜１７の所望の位置にＴｉシリサイド
膜１６に達するコンタクトホールを形成する〔図３
（ｃ）〕。次に、ＴｉＣｌ4 とＮＨ3 とＮ2 ガスを用い
た熱ＣＶＤ法により第２のＴｉＮ膜１９を０．２〜０．
３μｍの厚さに形成し、第２のＴｉＮ膜１９によりコン
タクトホールを埋め込む〔図４（ｄ）〕。次に、塩素系
ガスたとえばＣｌ2 ガスを用いた反応性イオンエッチン
グにより第２のＴｉＮ膜１９および第１のＴｉＮ膜１８
をＢＰＳＧ膜１７の表面が露出するまでエッチングし
て、コンタクトホール内のみに第２のＴｉＮ膜１９を残
す〔図４（ｅ）〕。その後、Ａｌ合金膜２０をスパッタ
法によりＢＰＳＧ膜１７上に形成した後、通常のリソグ
ラフィ技術およびドライエッチング技術により所望の形
状にパターニングしてＡｌ配線を形成する〔図４
（ｆ）〕。
【００２１】この実施例ではコンタクトホールの底にＴ
ｉシリサイド膜１６が形成されているため、ＣＶＤ法に
より第２のＴｉＮ膜１９を形成する前にＴｉ膜を形成す
る必要がない。Ｔｉ膜はプラズマＣＶＤ法で形成しても
コンタクトホール内の段差被覆性はＣＶＤ法ＴｉＮ膜程
にはよくないため、Ｔｉ膜形成後にＣＶＤ法ＴｉＮ膜で
アスペクト比が６を超えるような高アスペクト比のコン
タクトホールを完全に埋め込むことは困難であるが、段
差被覆性に優れた熱ＣＶＤ法によるＴｉＮ膜のみで埋め
込む場合はアスペクト比が６を超えるような高アスペク
ト比の場合でも容易に埋め込むことができる。
ｉシリサイド膜１６が形成されているため、ＣＶＤ法に
より第２のＴｉＮ膜１９を形成する前にＴｉ膜を形成す
る必要がない。Ｔｉ膜はプラズマＣＶＤ法で形成しても
コンタクトホール内の段差被覆性はＣＶＤ法ＴｉＮ膜程
にはよくないため、Ｔｉ膜形成後にＣＶＤ法ＴｉＮ膜で
アスペクト比が６を超えるような高アスペクト比のコン
タクトホールを完全に埋め込むことは困難であるが、段
差被覆性に優れた熱ＣＶＤ法によるＴｉＮ膜のみで埋め
込む場合はアスペクト比が６を超えるような高アスペク
ト比の場合でも容易に埋め込むことができる。
【００２２】［第３の実施例］図５は、本発明の第３の
実施例を説明するための断面図である。本実施例は、Ａ
ｌ合金膜とＴｉＮ膜とからなる配線上にスルーホールを
開孔した場合の例に関するが、この場合にも第２のＴｉ
Ｎ膜の下層にＴｉ膜を必要としない。素子の形成された
シリコン基板３１上に、シリコン酸化膜３２を形成し、
その上にスパッタ法により膜厚０．５μｍのＡｌ合金膜
３３を、さらにその上にスパッタ法により膜厚２５〜５
０ｎｍの第３のＴｉＮ膜３４を形成した後、フォトリソ
グラフィ技術およびドライエッチング技術を用いてパタ
ーニングして下層配線を形成する。次いで、ＣＶＤ法に
よりシリコン酸化膜３５を１．０μｍの厚さに堆積し、
その上にスパッタ法により膜厚約３０ｎｍの第１のＴｉ
Ｎ膜３６を形成した後、フォトリソグラフィ技術および
ドライエッチング技術を用いて第１のＴｉＮ膜３６、シ
リコン酸化膜３５を選択的に除去して第３のＴｉＮ膜３
４の表面を露出させる直径０．２５μｍ程度のスルーホ
ールを開孔する。なお、スパッタ法による第１のＴｉＮ
膜３６はスルーホールの開孔後に形成するようにしても
よい。次に、ＴｉＣｌ4 とＮＨ3 とＮ2 ガスを用いた熱
ＣＶＤ法により第２のＴｉＮ膜３７を０．２〜０．３μ
ｍの厚さに形成し、第２のＴｉＮ膜３７によりスルーホ
ールを埋め込む（図５）。続いて、第２のＴｉＮ膜３７
および第１のＴｉＮ膜３６をシリコン酸化膜３５の表面
が露出するまでエッチングしてスルーホール内のみに第
２のＴｉＮ膜３７を残し、その後、Ａｌの堆積とそのパ
ターニングにより上層の配線（図示なし）を形成する。
実施例を説明するための断面図である。本実施例は、Ａ
ｌ合金膜とＴｉＮ膜とからなる配線上にスルーホールを
開孔した場合の例に関するが、この場合にも第２のＴｉ
Ｎ膜の下層にＴｉ膜を必要としない。素子の形成された
シリコン基板３１上に、シリコン酸化膜３２を形成し、
その上にスパッタ法により膜厚０．５μｍのＡｌ合金膜
３３を、さらにその上にスパッタ法により膜厚２５〜５
０ｎｍの第３のＴｉＮ膜３４を形成した後、フォトリソ
グラフィ技術およびドライエッチング技術を用いてパタ
ーニングして下層配線を形成する。次いで、ＣＶＤ法に
よりシリコン酸化膜３５を１．０μｍの厚さに堆積し、
その上にスパッタ法により膜厚約３０ｎｍの第１のＴｉ
Ｎ膜３６を形成した後、フォトリソグラフィ技術および
ドライエッチング技術を用いて第１のＴｉＮ膜３６、シ
リコン酸化膜３５を選択的に除去して第３のＴｉＮ膜３
４の表面を露出させる直径０．２５μｍ程度のスルーホ
ールを開孔する。なお、スパッタ法による第１のＴｉＮ
膜３６はスルーホールの開孔後に形成するようにしても
よい。次に、ＴｉＣｌ4 とＮＨ3 とＮ2 ガスを用いた熱
ＣＶＤ法により第２のＴｉＮ膜３７を０．２〜０．３μ
ｍの厚さに形成し、第２のＴｉＮ膜３７によりスルーホ
ールを埋め込む（図５）。続いて、第２のＴｉＮ膜３７
および第１のＴｉＮ膜３６をシリコン酸化膜３５の表面
が露出するまでエッチングしてスルーホール内のみに第
２のＴｉＮ膜３７を残し、その後、Ａｌの堆積とそのパ
ターニングにより上層の配線（図示なし）を形成する。
【００２３】この実施例では、スルーホールの底はＴｉ
Ｎ膜に接していたが、Ａｌ合金上の膜はＷやＴｉＷある
いはＷシリサイド等の高融点金属あるいは高融点金属合
金、高融点金属シリサイドでもよく、またＡｌ合金との
積層でなくても高融点金属等の配線であってもよい。さ
らにコンタクトホールの底に接する導電体層は銅や金で
もよく、たとえば銅や金の配線に達するスルーホールの
場合はＣＶＤ法ＴｉＮ膜のみで埋め込むことが可能であ
る。
Ｎ膜に接していたが、Ａｌ合金上の膜はＷやＴｉＷある
いはＷシリサイド等の高融点金属あるいは高融点金属合
金、高融点金属シリサイドでもよく、またＡｌ合金との
積層でなくても高融点金属等の配線であってもよい。さ
らにコンタクトホールの底に接する導電体層は銅や金で
もよく、たとえば銅や金の配線に達するスルーホールの
場合はＣＶＤ法ＴｉＮ膜のみで埋め込むことが可能であ
る。
【００２４】［第４の実施例］図６、図７は、本発明の
第４の実施例を示す主要工程断面図である。本実施例
は、ＣＶＤ法で形成したＴｉＮ膜を容量電極として用い
る場合に関する。ｐ型シリコン基板４１の表面に素子分
離のためのシリコン酸化膜４３を形成した後、基板上に
ゲート酸化膜を介してゲート電極４４を形成し、これを
マスクとしてｎ型不純物を導入してシリコン基板４１の
表面領域内にｎ+ 型拡散層４２を形成する。その後、多
結晶シリコンプラグ４５を介してｎ+ 型拡散層４２の一
つと接続されたＷシリサイド等からなるビット線４６を
形成する。これら全体を覆うＢＰＳＧ膜等からなるシリ
コン酸化膜４７をＣＶＤ法により形成した後、その上に
スパッタ法により第１のＴｉＮ膜４８を３０〜５０ｎｍ
の厚さに形成し、先の実施例と同様にリソグラフィ技術
およびドライエッチング技術を用いて第１のＴｉＮ膜４
８とシリコン酸化膜４７の所望の位置にｎ+ 型拡散層４
２の表面に達する直径０．２μｍ程度のコンタクトホー
ルを形成する〔図６（ａ）〕。なお、スパッタ法による
第１のＴｉＮ膜４８はコンタクトホールの開孔後に形成
するようにしてもよい。
第４の実施例を示す主要工程断面図である。本実施例
は、ＣＶＤ法で形成したＴｉＮ膜を容量電極として用い
る場合に関する。ｐ型シリコン基板４１の表面に素子分
離のためのシリコン酸化膜４３を形成した後、基板上に
ゲート酸化膜を介してゲート電極４４を形成し、これを
マスクとしてｎ型不純物を導入してシリコン基板４１の
表面領域内にｎ+ 型拡散層４２を形成する。その後、多
結晶シリコンプラグ４５を介してｎ+ 型拡散層４２の一
つと接続されたＷシリサイド等からなるビット線４６を
形成する。これら全体を覆うＢＰＳＧ膜等からなるシリ
コン酸化膜４７をＣＶＤ法により形成した後、その上に
スパッタ法により第１のＴｉＮ膜４８を３０〜５０ｎｍ
の厚さに形成し、先の実施例と同様にリソグラフィ技術
およびドライエッチング技術を用いて第１のＴｉＮ膜４
８とシリコン酸化膜４７の所望の位置にｎ+ 型拡散層４
２の表面に達する直径０．２μｍ程度のコンタクトホー
ルを形成する〔図６（ａ）〕。なお、スパッタ法による
第１のＴｉＮ膜４８はコンタクトホールの開孔後に形成
するようにしてもよい。
【００２５】次に、プラズマＣＶＤ法によりＴｉ膜４９
を１０〜３０ｎｍの厚さに、第２のＴｉＮ膜５０を熱Ｃ
ＶＤ法により０．６〜１．０μｍの厚さに形成する〔図
６（ｂ）〕。Ｔｉ膜４９、第２のＴｉＮ膜５０の成長条
件は第１の実施例の場合と同様である。その後、通常の
リソグラフィ技術およびドライエッチング技術を用いて
第２のＴｉＮ膜５０、Ｔｉ膜４９、第１のＴｉＮ膜４８
膜を所望の形状にパターニングして容量下部電極を形成
する〔図７（ｃ）〕。次に、タンタル酸化膜（Ｔａ2 Ｏ
5 膜）５１、第３のＴｉＮ膜５２、Ｗシリサイド膜５３
をそれぞれ１０ｎｍ、１００ｎｍ、１００ｎｍ程度の厚
さに形成する。タンタル酸化膜５１はエトキシタンタル
と酸素を反応ガスとして用い、例えば圧力：１Ｔｏｒ
ｒ、基板温度：４５０℃の条件のＣＶＤ法により形成
し、第３のＴｉＮ膜５２、Ｗシリサイド膜５３はスパッ
タ法により形成する。その後、フォトリソグラフィ技術
およびドライエッチング技術によりＷシリサイド膜５
３、第３のＴｉＮ膜５２、Ｔａ2 Ｏ5 膜５１をパターニ
ングしてセルプレート電極を形成する〔図７（ｄ）〕。
を１０〜３０ｎｍの厚さに、第２のＴｉＮ膜５０を熱Ｃ
ＶＤ法により０．６〜１．０μｍの厚さに形成する〔図
６（ｂ）〕。Ｔｉ膜４９、第２のＴｉＮ膜５０の成長条
件は第１の実施例の場合と同様である。その後、通常の
リソグラフィ技術およびドライエッチング技術を用いて
第２のＴｉＮ膜５０、Ｔｉ膜４９、第１のＴｉＮ膜４８
膜を所望の形状にパターニングして容量下部電極を形成
する〔図７（ｃ）〕。次に、タンタル酸化膜（Ｔａ2 Ｏ
5 膜）５１、第３のＴｉＮ膜５２、Ｗシリサイド膜５３
をそれぞれ１０ｎｍ、１００ｎｍ、１００ｎｍ程度の厚
さに形成する。タンタル酸化膜５１はエトキシタンタル
と酸素を反応ガスとして用い、例えば圧力：１Ｔｏｒ
ｒ、基板温度：４５０℃の条件のＣＶＤ法により形成
し、第３のＴｉＮ膜５２、Ｗシリサイド膜５３はスパッ
タ法により形成する。その後、フォトリソグラフィ技術
およびドライエッチング技術によりＷシリサイド膜５
３、第３のＴｉＮ膜５２、Ｔａ2 Ｏ5 膜５１をパターニ
ングしてセルプレート電極を形成する〔図７（ｄ）〕。
【００２６】本実施例においては、ＣＶＤ法で形成した
厚い第２のＴｉＮ膜５０およびＴｉ膜４９、第１のＴｉ
Ｎ膜４８を所望の形状にパターニングして容量下部電極
を形成しているが、密着性の良好な第１のＴｉＮ膜４８
が形成されていることにより、０．２μｍ×０．４μｍ
程度の微細なパターンに電極を形成しても剥がれてしま
うという問題は生じない。また本実施例では、ＴｉＮ膜
を用いて容量電極を形成していたが、ＴｉＮ膜により配
線を形成するようにしてもよい。また、本発明において
は、層間絶縁膜上に形成するＴｉＮ膜としてスパッタ法
による膜を使用しているが、ＴｉＮ膜の代わりにシリコ
ン酸化膜と密着性のよい膜としてスパッタ法で形成した
ＴｉやＴｉＷを用いて場合にはＴｉＮ膜を形成する原料
であるＴｉＣｌ4 とＴｉやＴｉＷが反応してしまい、Ｃ
ＶＤ法で形成するＴｉＮ膜との密着性が悪くＣＶＤ法Ｔ
ｉＮ膜が剥がれたりすることがあるため、スパッタ法で
形成したＴｉＮ膜が最もよい。
厚い第２のＴｉＮ膜５０およびＴｉ膜４９、第１のＴｉ
Ｎ膜４８を所望の形状にパターニングして容量下部電極
を形成しているが、密着性の良好な第１のＴｉＮ膜４８
が形成されていることにより、０．２μｍ×０．４μｍ
程度の微細なパターンに電極を形成しても剥がれてしま
うという問題は生じない。また本実施例では、ＴｉＮ膜
を用いて容量電極を形成していたが、ＴｉＮ膜により配
線を形成するようにしてもよい。また、本発明において
は、層間絶縁膜上に形成するＴｉＮ膜としてスパッタ法
による膜を使用しているが、ＴｉＮ膜の代わりにシリコ
ン酸化膜と密着性のよい膜としてスパッタ法で形成した
ＴｉやＴｉＷを用いて場合にはＴｉＮ膜を形成する原料
であるＴｉＣｌ4 とＴｉやＴｉＷが反応してしまい、Ｃ
ＶＤ法で形成するＴｉＮ膜との密着性が悪くＣＶＤ法Ｔ
ｉＮ膜が剥がれたりすることがあるため、スパッタ法で
形成したＴｉＮ膜が最もよい。
【００２７】［第５の実施例］図８は本発明の第５の実
施例の主要工程を示す工程順断面図である。素子が形成
されたシリコン基板６１上に層間絶縁膜としてＢＰＳＧ
膜６２をＣＶＤ法により１．５μｍ程度の厚さに形成す
る〔図８（ａ）〕。次いで、フォトレジスト膜６３を塗
布し、露光・現像により所望の位置に直径０．３μｍ程
度の開口部を設けた後、フォトレジスト膜６３をマスク
に、トリフロロメタン（ＣＨＦ3 ）と一酸化炭素（Ｃ
Ｏ）ガスの混合ガスによるドライエッチングによりＢＰ
ＳＧ膜６２をシリコン基板６１が露出するまでエッチン
グして、コンタクトホールを形成する〔図８（ｂ）〕。
施例の主要工程を示す工程順断面図である。素子が形成
されたシリコン基板６１上に層間絶縁膜としてＢＰＳＧ
膜６２をＣＶＤ法により１．５μｍ程度の厚さに形成す
る〔図８（ａ）〕。次いで、フォトレジスト膜６３を塗
布し、露光・現像により所望の位置に直径０．３μｍ程
度の開口部を設けた後、フォトレジスト膜６３をマスク
に、トリフロロメタン（ＣＨＦ3 ）と一酸化炭素（Ｃ
Ｏ）ガスの混合ガスによるドライエッチングによりＢＰ
ＳＧ膜６２をシリコン基板６１が露出するまでエッチン
グして、コンタクトホールを形成する〔図８（ｂ）〕。
【００２８】次に、フォトレジスト膜６３を除去した
後、スパッタリング法により、第１のＴｉ膜６４を１０
ｎｍの膜厚に形成する。このとき、コンタクトホール内
にはほとんどＴｉ膜は形成されない。このＴｉ膜６４
は、コンタクトホールの開孔前に形成するようにしても
よい。続いて、ＣＶＤ法により、第２のＴｉ膜６５とＴ
ｉＮ膜６６を順次成膜する。第２のＴｉ膜６５は、Ｔｉ
Ｃｌ4 ３〜１０ｓｃｃｍ、Ａｒ２００〜５００ｓｃｃ
ｍ、水素（Ｈ2 ）１０００〜２０００ｓｃｃｍのガスを
流し、圧力を３〜１０Ｔｏｒｒとし、シリコン基板６１
を４００〜５００℃に加熱し、基板の対向電極にＲＦパ
ワー数１００Ｗを印加して、プラズマを発生させるＣＶ
Ｄ法により１０〜３０ｎｍの厚さに形成し、ＴｉＮ膜６
６は、ＴｉＣｌ 4 ３０〜５０ｓｃｃｍ、ＮＨ3 ４０〜７
０ｓｃｃｍ、Ｎ2 ３０〜５０ｓｃｃｍのガスを流し、圧
力を１５〜３０Ｔｏｒｒとし、シリコン基板６１を４０
０〜５００℃に加熱し、熱ＣＶＤ法により０．２〜０．
３μｍの厚さに形成してコンタクトホールを埋め込む
〔図８（ｃ）〕。コンタクトホールはＴｉ膜とＴｉＮ膜
とによって埋め込むのに代えて、Ｔｉ膜のみによって埋
め込むようにしてもよい。
後、スパッタリング法により、第１のＴｉ膜６４を１０
ｎｍの膜厚に形成する。このとき、コンタクトホール内
にはほとんどＴｉ膜は形成されない。このＴｉ膜６４
は、コンタクトホールの開孔前に形成するようにしても
よい。続いて、ＣＶＤ法により、第２のＴｉ膜６５とＴ
ｉＮ膜６６を順次成膜する。第２のＴｉ膜６５は、Ｔｉ
Ｃｌ4 ３〜１０ｓｃｃｍ、Ａｒ２００〜５００ｓｃｃ
ｍ、水素（Ｈ2 ）１０００〜２０００ｓｃｃｍのガスを
流し、圧力を３〜１０Ｔｏｒｒとし、シリコン基板６１
を４００〜５００℃に加熱し、基板の対向電極にＲＦパ
ワー数１００Ｗを印加して、プラズマを発生させるＣＶ
Ｄ法により１０〜３０ｎｍの厚さに形成し、ＴｉＮ膜６
６は、ＴｉＣｌ 4 ３０〜５０ｓｃｃｍ、ＮＨ3 ４０〜７
０ｓｃｃｍ、Ｎ2 ３０〜５０ｓｃｃｍのガスを流し、圧
力を１５〜３０Ｔｏｒｒとし、シリコン基板６１を４０
０〜５００℃に加熱し、熱ＣＶＤ法により０．２〜０．
３μｍの厚さに形成してコンタクトホールを埋め込む
〔図８（ｃ）〕。コンタクトホールはＴｉ膜とＴｉＮ膜
とによって埋め込むのに代えて、Ｔｉ膜のみによって埋
め込むようにしてもよい。
【００２９】次に、塩素ガスにより全面エッチングを行
って平坦部のＴｉＮ膜６６、第２のＴｉ膜６５、第１の
Ｔｉ膜６４を除去してＢＰＳＧ膜６２の表面を露出さ
せ、コンタクトホール内のみにこれらを残す〔図８
（ｄ）〕。次に、Ａｌ合金６７をスパッタリング法によ
り０．３〜１．０μｍの厚さに形成した後、通常のリソ
グラフィ技術およびドライエッチング技術によりＡｌ合
金６７を所望の形状にパターニングしてＡｌ配線を形成
する〔図８（ｅ）〕。層間絶縁膜上にＡｌ配線を形成す
るのに代え、ＴｉＮ膜６６、第２、第１のＴｉ膜６５、
６４をパターニングして配線層を形成することができ
る。また、第４の実施例のように、第２のＴｉ膜６５、
ＴｉＮ膜６６を厚く形成して容量下部電極を形成するよ
うにしてもよい。
って平坦部のＴｉＮ膜６６、第２のＴｉ膜６５、第１の
Ｔｉ膜６４を除去してＢＰＳＧ膜６２の表面を露出さ
せ、コンタクトホール内のみにこれらを残す〔図８
（ｄ）〕。次に、Ａｌ合金６７をスパッタリング法によ
り０．３〜１．０μｍの厚さに形成した後、通常のリソ
グラフィ技術およびドライエッチング技術によりＡｌ合
金６７を所望の形状にパターニングしてＡｌ配線を形成
する〔図８（ｅ）〕。層間絶縁膜上にＡｌ配線を形成す
るのに代え、ＴｉＮ膜６６、第２、第１のＴｉ膜６５、
６４をパターニングして配線層を形成することができ
る。また、第４の実施例のように、第２のＴｉ膜６５、
ＴｉＮ膜６６を厚く形成して容量下部電極を形成するよ
うにしてもよい。
【００３０】次に、本実施例の作用・効果について説明
する。第１のＴｉ膜６４はスパッタリング法により形成
されているため、シリコン酸化膜等の層間絶縁膜との密
着性がＣＶＤで形成されたＴｉ膜に比べて良好であり、
このＴｉ膜およびその上のＣＶＤ法によるＴｉ膜やＴｉ
Ｎ膜を５００℃以下の温度で成膜した場合においても剥
がれたりすることがなくなる。従って、シリコン酸化膜
等の層間絶縁膜の広域部での剥離発生を防止しつつ段差
被覆性のよい第２のＴｉ膜でコンタクトホールを埋める
ことができる。また、第１のＴｉ膜６４の膜厚は５ｎｍ
よりも小さいと第２のＴｉ膜を形成する際の初期におい
てＴｉＣｌ4 などにより、エッチング反応がおこりシリ
コン酸化膜等の層間絶縁膜がむき出しになった後、Ｔｉ
膜が成長するため密着性を補う効果が小さく、剥がれた
りすることがあるので少なくとも５ｎｍ以上は必要であ
る。また、第１のＴｉ膜は、段差被覆性がよくなく、コ
ンタクトホールの形成後に成膜する場合であってもコン
タクトホール内を埋め込むのには役立たず、厚膜に形成
してもエッチバック量が増加するだけであるので、５０
ｎｍ以下に形成することが望ましい。
する。第１のＴｉ膜６４はスパッタリング法により形成
されているため、シリコン酸化膜等の層間絶縁膜との密
着性がＣＶＤで形成されたＴｉ膜に比べて良好であり、
このＴｉ膜およびその上のＣＶＤ法によるＴｉ膜やＴｉ
Ｎ膜を５００℃以下の温度で成膜した場合においても剥
がれたりすることがなくなる。従って、シリコン酸化膜
等の層間絶縁膜の広域部での剥離発生を防止しつつ段差
被覆性のよい第２のＴｉ膜でコンタクトホールを埋める
ことができる。また、第１のＴｉ膜６４の膜厚は５ｎｍ
よりも小さいと第２のＴｉ膜を形成する際の初期におい
てＴｉＣｌ4 などにより、エッチング反応がおこりシリ
コン酸化膜等の層間絶縁膜がむき出しになった後、Ｔｉ
膜が成長するため密着性を補う効果が小さく、剥がれた
りすることがあるので少なくとも５ｎｍ以上は必要であ
る。また、第１のＴｉ膜は、段差被覆性がよくなく、コ
ンタクトホールの形成後に成膜する場合であってもコン
タクトホール内を埋め込むのには役立たず、厚膜に形成
してもエッチバック量が増加するだけであるので、５０
ｎｍ以下に形成することが望ましい。
【００３１】［第６の実施例］図９は、本発明の第６の
実施例を説明するための工程途中段階での断面図であ
る。本実施例は、Ａｌ合金膜とＴｉＮ膜とからなる配線
上にスルーホールを開口する際、エッチングプロセスの
簡略化のため、ＴｉＮ膜下のＡｌ膜に達するまでスルー
ホールを開口した場合の例に関するが、この場合には、
第３の実施例とは異なり、スルーホールを埋め込むＴｉ
Ｎ膜の下にＴｉ膜を必要とする。素子の形成されたシリ
コン基板７１上に、シリコン酸化膜７２を形成し、その
上にスパッタ法により膜厚０．５μｍのＡｌ合金膜７３
を形成し、その上にスパッタ法により膜厚２５〜５０ｎ
ｍのＴｉＮ膜７４を形成した後、フォトリソグラフィ技
術およびドライエッチング技術を用いてパターニングし
て下層配線を形成する。次いで、ＣＶＤ法によりシリコ
ン酸化膜７５を１．０μｍの厚さに堆積し、フォトリソ
グラフィ技術およびドライエッチング技術を用いてシリ
コン酸化膜７５を選択的に除去してＡｌ合金の表面を露
出させる直径０．２５μｍ程度のスルーホールを開口す
る。その上にスパッタ法により膜厚１０ｎｍの第１のＴ
ｉ膜７６を形成する。次に、ＴｉＣｌ4 とＨ2 とＡｒガ
スを用いたプラズマＣＶＤ法により４５０℃の成膜温度
で膜厚５〜２０ｎｍの第２のＴｉ膜７７を形成する。続
いて、ＴｉＣｌ4 とＮＨ3 とＮ2 ガスを用いた熱ＣＶＤ
法によりＴｉＮを膜厚０．２〜０．３μｍの厚さに堆積
し、ＴｉＮ膜７８によりスルーホールを埋め込む（図
９）。
実施例を説明するための工程途中段階での断面図であ
る。本実施例は、Ａｌ合金膜とＴｉＮ膜とからなる配線
上にスルーホールを開口する際、エッチングプロセスの
簡略化のため、ＴｉＮ膜下のＡｌ膜に達するまでスルー
ホールを開口した場合の例に関するが、この場合には、
第３の実施例とは異なり、スルーホールを埋め込むＴｉ
Ｎ膜の下にＴｉ膜を必要とする。素子の形成されたシリ
コン基板７１上に、シリコン酸化膜７２を形成し、その
上にスパッタ法により膜厚０．５μｍのＡｌ合金膜７３
を形成し、その上にスパッタ法により膜厚２５〜５０ｎ
ｍのＴｉＮ膜７４を形成した後、フォトリソグラフィ技
術およびドライエッチング技術を用いてパターニングし
て下層配線を形成する。次いで、ＣＶＤ法によりシリコ
ン酸化膜７５を１．０μｍの厚さに堆積し、フォトリソ
グラフィ技術およびドライエッチング技術を用いてシリ
コン酸化膜７５を選択的に除去してＡｌ合金の表面を露
出させる直径０．２５μｍ程度のスルーホールを開口す
る。その上にスパッタ法により膜厚１０ｎｍの第１のＴ
ｉ膜７６を形成する。次に、ＴｉＣｌ4 とＨ2 とＡｒガ
スを用いたプラズマＣＶＤ法により４５０℃の成膜温度
で膜厚５〜２０ｎｍの第２のＴｉ膜７７を形成する。続
いて、ＴｉＣｌ4 とＮＨ3 とＮ2 ガスを用いた熱ＣＶＤ
法によりＴｉＮを膜厚０．２〜０．３μｍの厚さに堆積
し、ＴｉＮ膜７８によりスルーホールを埋め込む（図
９）。
【００３２】続いて、ＴｉＮ膜７８、第２のＴｉ膜７７
および第１のＴｉ膜７６をシリコン酸化膜７５の表面が
露出するまでエッチングしてスルーホール内のみＴｉＮ
膜７８を残し、その後、Ａｌ合金の堆積とそのパターニ
ングにより上層の配線（図なし）を形成する。この実施
例では、スパッタリング法により形成されたＴｉ膜に比
べ、ＣＶＤ法により形成されたＴｉ膜は段差被覆性がは
るかに優れているため、アスペクト比が４を越えるよう
な高アスペクト比のスルーホールでも十分薄いＴｉ膜厚
で良好なコンタクトをとることが可能である。
および第１のＴｉ膜７６をシリコン酸化膜７５の表面が
露出するまでエッチングしてスルーホール内のみＴｉＮ
膜７８を残し、その後、Ａｌ合金の堆積とそのパターニ
ングにより上層の配線（図なし）を形成する。この実施
例では、スパッタリング法により形成されたＴｉ膜に比
べ、ＣＶＤ法により形成されたＴｉ膜は段差被覆性がは
るかに優れているため、アスペクト比が４を越えるよう
な高アスペクト比のスルーホールでも十分薄いＴｉ膜厚
で良好なコンタクトをとることが可能である。
【００３３】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、層間絶縁膜上にスパッタ法により
ＴｉＮ膜、Ｔｉ膜を形成した後に、ＣＶＤ法によるＴｉ
Ｎ膜、Ｔｉ膜によりコンタクトホールを埋め込むもので
あるので、スパッタ法によるＴｉＮ膜がシリコン酸化膜
に対する密着性がよくかつ圧縮応力が作用しているた
め、引っ張り応力が働くＣＶＤ法ＴｉＮ膜を厚く形成し
ても、成膜されたＴｉＮ膜に剥離やクラックが発生する
ことのないようにすることができる。また、スパッタ法
によるＴｉ膜がシリコン酸化膜に対する密着性が高いた
め、その上に段差被覆性の高いＣＶＤ法Ｔｉ膜を形成し
ても、成膜されたＴｉＮ膜に剥離やクラックが発生する
ことのないようにすることができる。したがって、本発
明によれば、段差被覆性がよく低抵抗のＣＶＤ法ＴｉＮ
膜、Ｔｉ膜によりコンタクトホールを埋め込むことがで
きるようになり、アスペクト比の大きいコンタクトホー
ルであっても埋め込むことが可能になる。また、ＣＶＤ
法ＴｉＮ膜、Ｔｉを厚く形成することが可能になったこ
とにより、この膜を利用して容量下部電極や配線を形成
することが可能になる。さらに、ＴｉＮ膜、Ｔｉ膜にク
ラック、剥離が発生しなくなったことにより、製造歩留
りを高くすることができるとともに製品の信頼性を向上
させることができる。
体装置の製造方法は、層間絶縁膜上にスパッタ法により
ＴｉＮ膜、Ｔｉ膜を形成した後に、ＣＶＤ法によるＴｉ
Ｎ膜、Ｔｉ膜によりコンタクトホールを埋め込むもので
あるので、スパッタ法によるＴｉＮ膜がシリコン酸化膜
に対する密着性がよくかつ圧縮応力が作用しているた
め、引っ張り応力が働くＣＶＤ法ＴｉＮ膜を厚く形成し
ても、成膜されたＴｉＮ膜に剥離やクラックが発生する
ことのないようにすることができる。また、スパッタ法
によるＴｉ膜がシリコン酸化膜に対する密着性が高いた
め、その上に段差被覆性の高いＣＶＤ法Ｔｉ膜を形成し
ても、成膜されたＴｉＮ膜に剥離やクラックが発生する
ことのないようにすることができる。したがって、本発
明によれば、段差被覆性がよく低抵抗のＣＶＤ法ＴｉＮ
膜、Ｔｉ膜によりコンタクトホールを埋め込むことがで
きるようになり、アスペクト比の大きいコンタクトホー
ルであっても埋め込むことが可能になる。また、ＣＶＤ
法ＴｉＮ膜、Ｔｉを厚く形成することが可能になったこ
とにより、この膜を利用して容量下部電極や配線を形成
することが可能になる。さらに、ＴｉＮ膜、Ｔｉ膜にク
ラック、剥離が発生しなくなったことにより、製造歩留
りを高くすることができるとともに製品の信頼性を向上
させることができる。
【００３４】また、層間絶縁膜上にＣＶＤ法によるＴｉ
Ｎ膜、Ｔｉ膜を形成するのに先だってスパッタリング法
によりＴｉＮ膜、Ｔｉ膜を形成する製造方法によれば、
ＣＶＤ法によるＴｉＮ膜、Ｔｉ膜を低温にて形成しても
そのシリコン酸化膜との密着性を確保することができ、
ＣＶＤ法によるＴｉＮ膜、Ｔｉ膜の剥離を発生すること
がないようにすることができる。したがって、この方法
を利用して耐熱性の低い酸化タンタルなどの容量絶縁膜
を劣化させない製造方法を提供することが可能になる。
Ｎ膜、Ｔｉ膜を形成するのに先だってスパッタリング法
によりＴｉＮ膜、Ｔｉ膜を形成する製造方法によれば、
ＣＶＤ法によるＴｉＮ膜、Ｔｉ膜を低温にて形成しても
そのシリコン酸化膜との密着性を確保することができ、
ＣＶＤ法によるＴｉＮ膜、Ｔｉ膜の剥離を発生すること
がないようにすることができる。したがって、この方法
を利用して耐熱性の低い酸化タンタルなどの容量絶縁膜
を劣化させない製造方法を提供することが可能になる。
【図１】本発明の第１の実施例を説明するための工程順
断面図の一部。
断面図の一部。
【図２】本発明の第１の実施例を説明するための、図１
の工程に続く工程での工程順断面図。
の工程に続く工程での工程順断面図。
【図３】本発明の第２の実施例を説明するための工程順
断面図の一部。
断面図の一部。
【図４】本発明の第２の実施例を説明するための、図３
の工程に続く工程での工程順断面図。
の工程に続く工程での工程順断面図。
【図５】本発明の第３の実施例を説明するための工程途
中段階での断面図。
中段階での断面図。
【図６】本発明の第４の実施例を説明するための工程順
断面図の一部。
断面図の一部。
【図７】本発明の第４の実施例を説明するための、図６
の工程に続く工程での工程順断面図。
の工程に続く工程での工程順断面図。
【図８】本発明の第５の実施例を説明するための工程順
断面図。
断面図。
【図９】本発明の第６の実施例を説明するための工程途
中段階での断面図。
中段階での断面図。
【図１０】本発明に先行して提案された製造方法を示す
工程順断面図。
工程順断面図。
１、１１、３１、６１、７１、８１ シリコン基板 ２、１７、６２、８２ ＢＰＳＧ膜 ３、１８、３６、４８ 第１のＴｉＮ膜 ４、６３ フォトレジスト膜 ５、４９、８３ Ｔｉ膜 ６、１９、３７、５０ 第２のＴｉＮ膜 ７、２０、３３、６７、７３、８５ Ａｌ合金膜 １２、１３、１５、３２、３５、４３、４７、７２、７
５ シリコン酸化膜 １４ 多結晶シリコン膜 １６ Ｔｉシリサイド膜 ３４、５２ 第３のＴｉＮ膜 ４１ ｐ型シリコン基板 ４２ ｎ+ 型拡散層 ４４ ゲート電極 ４５ 多結晶シリコンプラグ ４６ ビット線 ５１ タンタル酸化膜（Ｔａ2 Ｏ5 膜） ５３ Ｗシリサイド膜 ６４、７６ 第１のＴｉ膜 ６５、７７ 第２のＴｉ膜 ６６、７４、７８、８４ ＴｉＮ膜
５ シリコン酸化膜 １４ 多結晶シリコン膜 １６ Ｔｉシリサイド膜 ３４、５２ 第３のＴｉＮ膜 ４１ ｐ型シリコン基板 ４２ ｎ+ 型拡散層 ４４ ゲート電極 ４５ 多結晶シリコンプラグ ４６ ビット線 ５１ タンタル酸化膜（Ｔａ2 Ｏ5 膜） ５３ Ｗシリサイド膜 ６４、７６ 第１のＴｉ膜 ６５、７７ 第２のＴｉ膜 ６６、７４、７８、８４ ＴｉＮ膜
フロントページの続き (56)参考文献 特開 平１−300544（ＪＰ，Ａ) 特開 平５−136085（ＪＰ，Ａ) 特開 平６−349774（ＪＰ，Ａ) 特開 平７−74247（ＪＰ，Ａ) 特開 平７−263548（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 21/28 - 21/288
Claims (7)
- 【請求項１】 （１）素子が形成された半導体基板上に
層間絶縁膜を形成する工程と、 （２）前記層間絶縁膜上にスパッタリング法により第１
のＴｉＮ膜を形成する工程と、 （３）少なくとも所定の領域の前記層間絶縁膜を選択的
にエッチング除去して下層の導電体層を露出させるコン
タクトホールおよび／またはスルーホールを形成する工
程と、 （４）化学気相成長法により全面にＴｉ膜と第２のＴｉ
Ｎ膜とを順次堆積してコンタクトホールおよび／または
スルーホール内をＴｉ膜と第２のＴｉＮ膜により埋め込
む工程と、 （５）少なくとも前記コンタクトホールおよび／または
スルーホール内のＴｉ膜およびＴｉＮ膜を残し、不要の
第２のＴｉＮ膜、Ｔｉ膜および第１のＴｉＮ膜をエッチ
ング除去する工程と、 を含み、この順で若しくは前記第（２）の工程と前記第
（３）の工程との順序を入れ替えて行うことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記下層の導電体層の少なくとも表面部
分には、高融点金属膜、高融点金属合金膜、高融点金属
シリサイド膜、高融点金属窒化膜または低抵抗金属膜が
形成されていることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 前記第（２）の工程において、成膜され
た第１のＴｉＮ膜に圧縮応力が作用する条件でスパッタ
リングが行われることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項４】 前記第１のＴｉＮ膜の平坦部での膜厚が
２５ｎｍ以上５０ｎｍ以下であることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項５】 前記第（５）の工程においては、平坦部
の第２のＴｉＮ膜、Ｔｉ膜および第１のＴｉＮ膜をエッ
チバックして、前記コンタクトホールおよび／またはス
ルーホール内にのみ第２のＴｉＮ膜およびＴｉ膜を埋め
込み、その後に前記層間絶縁膜上に配線層を形成する工
程が付加されることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項６】 前記第（５）の工程においては、平坦部
の第２のＴｉＮ膜、Ｔｉ膜および第１のＴｉＮ膜を選択
的にエッチングして前記層間絶縁膜上に容量下部電極ま
たは配線層を形成することを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項７】 前記第（４）の工程において、５００℃
以下の成膜温度でＴｉ膜および第２のＴｉＮ膜を形成す
ることを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1619197A JP3102555B2 (ja) | 1996-05-02 | 1997-01-30 | 半導体装置の製造方法 |
| US08/959,268 US6107190A (en) | 1997-01-30 | 1997-10-28 | Method of fabricating semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11139296 | 1996-05-02 | ||
| JP8-111392 | 1996-05-02 | ||
| JP1619197A JP3102555B2 (ja) | 1996-05-02 | 1997-01-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022390A JPH1022390A (ja) | 1998-01-23 |
| JP3102555B2 true JP3102555B2 (ja) | 2000-10-23 |
Family
ID=26352467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1619197A Expired - Fee Related JP3102555B2 (ja) | 1996-05-02 | 1997-01-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3102555B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001144032A (ja) * | 1999-11-17 | 2001-05-25 | Tokyo Electron Ltd | ＴｉＳｉＮ薄膜およびその成膜方法、半導体装置およびその製造方法、ならびにＴｉＳｉＮ薄膜の成膜装置 |
| US6333261B1 (en) * | 2000-06-01 | 2001-12-25 | United Microelectronics Corp. | Method for preventing aluminum intrusions |
| KR100400031B1 (ko) * | 2001-01-17 | 2003-09-29 | 삼성전자주식회사 | 반도체 소자의 콘택 플러그 및 그 형성 방법 |
| KR100396889B1 (ko) | 2001-03-08 | 2003-09-03 | 삼성전자주식회사 | 크랙방지층을 이용한 콘택 형성방법 및 이를 이용한반도체 소자 |
| JP2005317632A (ja) * | 2004-04-27 | 2005-11-10 | Denso Corp | 半導体装置およびその製造方法 |
-
1997
- 1997-01-30 JP JP1619197A patent/JP3102555B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1022390A (ja) | 1998-01-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |