KR100396889B1 - 크랙방지층을 이용한 콘택 형성방법 및 이를 이용한반도체 소자 - Google Patents
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Abstract
크랙방지층을 이용한 콘택 형성방법 및 이를 이용한 반도체 소자에 대해 개시되어있다. 본 발명은, 층간절연막 상에 절연물로 이루어진 크랙방지층을 형성한 콘택을 제공한다. 상기 크랙방지층은 콘택플러그를 형성하기 위한 도전막에서 발생하는 잔류응력을 완화하거나 흡수한다. 따라서, 잔류응력에 의해 층간절연막이 손상되지 않는 콘택을 형성할 수 있다.
Description
본 발명은 반도체 소자의 형성방법 및 반도체 소자에 관한 것으로, 특히 반도체 소자의 콘택 형성방법 및 이를 이용한 반도체 소자에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라, 반도체 소자에 형성된 셀(cell)의 면적과 비트라인(bit line)의 임계치수(Critical Dimension; CD)가 크게 감소하고 있다. 또한, 비트라인과 하부도전층 등을 연결하는 콘택홀(contact hole)도 미세화되고 있다. 그에 따라, 콘택홀의 깊이와 직경의 비인 종횡비가 커지게 되고, 콘택홀에 갭필(gap fill)이 잘 이루어지는 플러그(Plug) 물질이 요구되고 있다.
이하, 첨부된 도면을 참조하여 일반적인 콘택 형성방법 및 이를 이용한 반도체 소자를 설명하기로 한다.
도1 내지 도4는 일반적인 콘택 형성방법 및 이를 이용한 반도체 소자를 나타낸 공정단면도들이다.
도1을 참조하면, 하부도전층(12)이 포함된 반도체 기판(10) 상에 층간절연막(14)을 형성한다. 이어서, 하부도전층(12)이 노출되도록 층간절연막(14)의 일부를 선택적으로 식각하여 콘택홀(16)을 형성한다.
도2를 참조하면, 노출된 하부도전층(12) 상에 도전성물질을 증착하여 오믹층(18)을 형성한다. 이어서, 콘택홀(16)과 층간절연막(14)의 전면에 제1 배리어막(20)을 블랭킷(blanket)방식으로 형성한다.
도3을 참조하면, 제1 배리어막(20)이 형성된 반도체 기판(10)의 전면에 콘택플러그를 형성하기 위해 도전막(22)을 형성한다. 이때, 도전막(22)은 콘택홀(16)의 매립특성(capability of gap fill) 및 단차피복성(Step coverage)이 우수한 막질이다.
도4를 참조하면, 화학적 기계적 폴리싱(Chemical Mechanical Polishing; CMP) 또는 에치백(Etch-back) 공정을 이용하여 층간절연막(14)의 표면이 노출되도록 제1 배리어막(20)과 도전막(22)을 제거하면서 평탄화한다. 이어서, 평탄화하여 형성된 콘택플러그(22') 상에 제2 배리어막 패턴(24)과 상부도전층 패턴(26)을 순차적으로 형성한다.
일반적으로, 콘택플러그(22')를 이루는 물질로는 텡스텐(W)이 사용되어 왔다. 왜냐하면, 텅스텐은 오믹층(18)과 접촉저항이 작고 밀착성이 우수하며 단차피복특성이 양호하기 때문이다. 그러나, 열처리시 텅스텐 플러그 내에 내재되어 있던 브롬(F)이 오믹층(18)으로 이동하여 부도체인 Ti-F 화합물을 형성한다. 이러한 문제를 해결하기 위해서 최근에는 질화티타늄(TiN)을 콘택플러그(22')로 이용하고 있다.
그런데, 콘택플러그를 형성하기 위한 도전막(22)에는 공정상 발생하는 잔류응력이 내재되어 있다. TiN의 경우를 예를 들면, 콘택홀(16)을 완전히 매립하기 위해서는 TiN을 통상 1500Å이상의 두께로 증착해야 한다. 이럴 경우, 증착이 끝난 후 TiN막을 안정화하는 과정에서 잔류응력에 의해 TiN막이 크랙(crack)된다. 또한, 상기 크랙은 층간절연막(14)에 전달되어 층간절연막(14)에도 크랙을 야기시킨다. 이러한 경향은 콘택홀(16)의 종횡비가 커짐에 따라 커지고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 콘택플러그를 형성하기 위한 도전막에 발생하는 잔류응력에 의하여 층간절연막이 손상되는 문제를 해결할 수 있는 콘택 형성방법을 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 콘택플러그를 형성하기 위한 도전막에 발생하는 잔류응력에 의하여 층간절연막이 손상되는 문제를 해결할 수 있는 콘택을 포함하는 반도체 소자를 제공하는 데 있다.
도1 내지 도4는 일반적인 콘택 형성방법 및 이를 이용한 반도체 소자를 설명하기 위해 도시한 공정단면도들이다.
도5 내지 도9는 본 발명의 제1 실시예에 의한 콘택 형성방법 및 이를 이용한 반도체 소자를 설명하기 위해 도시한 공정단면도들이다.
도10 및 도11은 본 발명의 제2 실시예에 의한 콘택 형성방법을 설명하기 위해 도시한 공정단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
100 ; 반도체 기판 102 ; 하부도전층
104 ; 층간절연막 106 ; 크랙방지층
108 ; 콘택홀 110 ; 오믹층
112 ; 제1 배리어막 114 ; 도전막
114' ; 콘택플러그 116 ; 제2 배리어막
116' ; 제2 배리어막 패턴 118 ; 상부도전층
118' ; 상부도전층 패턴
상기 기술적 과제를 달성하기 위한 본 발명에 의한 콘택형성방법은, 먼저 하부도전층이 형성된 반도체 기판 상에 층간절연막을 형성한다. 이어서, 상기 층간절연막 상에 절연물로 이루어진 크랙방지층을 형성한 후, 상기 하부도전층이 노출되도록 상기 크랙방지층 및 층간절연막을 식각하여 콘택홀을 형성한다. 다음에, 상기 콘택홀을 매립하면서 상기 반도체 기판을 덮는 콘택플러그를 형성하기 위한 도전막을 형성한다. 마지막으로, 상기 크랙 방지층을 제거하고 층간절연막이 노출될 때까지 상기 도전막을 평탄화한다.
본 발명에 따른 콘택 형성방법에 있어서, 상기 크랙방지층은 상기 도전막으로부터 상기 층간절연막으로 전달되는 잔류응력을 완화하거나 흡수한다.
본 발명에 따른 콘택 형성방법에 있어서, 상기 크랙방지층을 화학기상증착(CVD)법, 스핀온글라스(SOG)법을 이용하여 형성할 수 있다.
본 발명에 따른 콘택 형성방법에 있어서, 상기 CVD법에 의한 크랙방지층은,SiOF막, SiN막, SiON막, SiO2막, SiOC막 및 TEOS막으로 이루어진 절연막군에서 선택된 어느 하나의 단일막 혹은 이를 포함하는 복합막중 어느 하나의 막질이다.
본 발명에 따른 콘택 형성방법에 있어서, 상기 SOG법에 의한 크랙방지층은, 소스물질이 무기계 실리사이드인 절연물 또는 소스물질이 유기계 실록산인 절연물 중에서 적어도 하나를 포함하는 단일막 및 복합막중에서 선택된 어느 하나의 막질이다.
본 발명에 따른 콘택 형성방법에 있어서, 상기 층간절연막은 상기 도전막에서 전달되는 잔류응력에 의해 잘 깨지는 막질이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자는, 하부도전층을 포함하는 반도체 기판과, 상기 반도체 기판 상에 형성되고, 상기 하부도전층을 노출하는 콘택홀을 포함하는 층간절연막과, 상기 층간절연막 상에 형성된 크랙방지층과, 상기 콘택홀을 갭필하는 콘택플러그 및 상기 콘택플러그 상에 형성된 상부도전층을 구비한다.
본 발명에 따른 반도체 소자에 있어서, 상기 크랙방지층은 SiOF막, SiN막, SiON막, SiO2막, SiOC막 및 TEOS막으로 이루어진 절연막군에서 선택된 어느 하나의 단일막 혹은 이를 포함하는 복합막중 어느 하나의 막질이다.
본 발명에 따른 반도체 소자에 있어서, 상기 크랙방지층은 두께가 100Å 내지 1500Å이다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 본발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었으며, 어떤 층이 다른 층이나 기판 "상"에 존재한다고 기술될 때 이 어떤 층은 다른 층이나 기판과 직접 접하면서 존재할 수도 있고 그 사이에 제3의 층이 존재할 수 있다.
도5 내지 도9는 본 발명의 제1 실시예에 의한 콘택 형성방법 및 이를 이용한 반도체 소자를 나타낸 공정단면도들이다.
도5를 참조하면, 하부도전층(102)이 포함된 반도체 기판(100) 상에 층간절연막(104)을 형성한다. 이어서, 층간절연막(104)의 전면에 크랙방지층(106)을 형성한다. 이때, 층간절연막(104)은 실리콘 산화막, 실리콘 질화막과 같은 절연막이며, 외부의 충격에 의해 쉽게 깨진다, 여기서, 크랙방지층(106)은 후속공정에서 형성되는 콘택플러그를 형성하기 위한 도전막(114)에서 발생한 잔류응력을 완화시키거나 제거하는 역할을 한다. 또한, 크랙방지층(106)을 이루는 물질은 절연물이 바람직하다. 상기 절연물은 CVD법, 물리기상증착법(Physical Vapor Deposition; PVD) 및 SOG법으로 형성할 수 있다.
예컨대, CVD법에 의하여 SiOF막, SiN막, SiON막, SiO2막, SiOC막 및 TEOS막으로 이루어진 절연막군에서 선택된 어느 하나의 단일막 혹은 이를 포함하는 복합막을 형성할 수 있다. 또한, 소스물질이 무기계 실리사이드인 절연물 또는 소스물질이 유기계 실록산인 절연물중에서 적어도 하나를 포함하는 단일막 및 복합막 중에서 선택된 어느 하나의 막질을 SOG법을 이용하여 도포할 수 있다. SOG법에 의해 도포된 막은 치밀화를 위하여 튜브(tube)방식으로 열처리하거나 마이크로파 등으로 처리한다. 마이크로파에 의한 처리방법은 도포된 막에 마이크로파를 방사(irradiation)함으로써 유동성 막이 큐어링(curing)되도록 하는 것이다. 또한, 튜브방식은 튜브 내에 SOG법으로 도포된 막이 형성된 반도체 기판을 로딩(loading)하고, 이를 튜브 외부에 설치된 열판(heating plate)을 이용하여 열처리하는 방식이다. 열처리 과정을 자세히 살펴보면, 100℃ 내지 350℃에서 일차적으로 열처리하여 용제를 제거한다. 필요에 따라, 400℃ 정도에서 부가적인 열처리를 할 수 있다. 이어서, 상기 유동성 막이 가교결합(cross-linking)할 수 있도록 700℃ 내지 1300℃에서 열처리를 수행한다. 이때, 분위기는 건조한 조건 또는 습식조건 모두에서 가능하나, N2분위기가 바람직하다.
한편, 크랙방지층(106)은 후속공정에서 형성되는 도전막(도7의 114)에서 발생하는 잔류응력을 완화시키거나 흡수하는 역할을 한다. 예를 들면, TiN을 CVD방식으로 제조하여 도전막(114)을 형성할 때, 완전하게 갭필(gap fill)되기 위해서는 1500Å이상의 두께로 증착하여야 한다. 이럴 경우에 TiN막에 약 1010/㎠ dyne이상의 인장응력의 특성을 갖는 잔류응력이 발생한다. 또한, 도전막(114)을 이루는 물질이 W, Cu 와 같은 금속인 경우도 약 5 ×109/㎠ dyne 이상의 잔류응력이 발생한다. 상기 잔류응력은 도전막(114)을 훼손시키고 나아가 층간절연막(104)으로 전이되어 층간절연막(104)에 손상을 가져온다. 예컨대, TiN막은 잔류응력으로 인해 자체에 크랙이 발생한다. 그리고, 상기 크랙은 층간절연막(104)으로 전이되어 층간절연막(104)을 깨지게 한다. 이때, 크랙방지층(106)은 자체가 깨지면서 상기 잔류응력을 흡수한다. 즉, 크랙방지층(106)은 상기 크랙이 층간절연막(104)으로 전달되는 것을 억제한다. 잔류응력에 의한 층간절연막(104)의 손상은 반도체 소자의 크기가 감소함에 따라 콘택홀의 깊이가 깊어지면서 더욱 커지고 있다.
본 발명에 의한 크랙방지층(106)은 절연물을 이용한다. 만일, 크랙방지층(106)을 도전성물질을 사용하면, 상기 도전성물질 또는 그 잔류물이 하부도전층(102) 상의 전극이나 비트라인 등에 전기적으로 부정적인 영향을 줄 수 있다. 한편, 크랙방지층(106)의 두께는 100Å 내지 1500Å인 것이 바람직하다. 이때, 크랙방지층(106)의 두께는 도전막(114)을 이루는 물질과 잔류응력을 고려하여 설계할 수 있다. 예컨대, 도전막(114)이 Cu이면 크랙방지층(106)의 두께를 얇게 할 수 있고, TiN이면 상대적으로 두께를 두껍게 할 수 있다.
도6을 참조하면, 하부도전층(102)이 노출되도록 크랙방지층(106) 및 층간절연막(104)의 일부를 선택적으로 식각하여 콘택홀(108)을 형성한다. 다음에, 콘택홀(108)과 층간절연막(104)의 전면에 반응금속층(미도시)을 증착하고 열처리를 수행한다. 이때, 상기 반응금속에 의해 콘택홀(108)의 저면에 노출된 하부도전층(102)에 오믹층(110)이 형성된다. 오믹층(110)이 형성되는 과정을 살펴보면, CVD법이나 PE(Plasma Enhanced)CVD법 또는 PVD법으로 반응금속층(미도시)을 증착한다. 반응금속으로는 Ti, Ta, W와 같은 내열금속이 사용될 수 있다. CVD법, PECVD법으로 증착되는 경우는, 약 400℃ 내지 800℃의 온도에서 행해지는 것이 바람직하며, PVD법으로 증착되는 경우는 약 30℃ 내지 400℃에서 행해지는 것이 바람직하다. 이어서, 반응금속층(미도시)이 형성된 반도체 기판(100)을 열처리하면, 반응금속과 하부도전층(102)의 실리콘이 반응하여 실리사이드(Silicide)를 형성한다. 이때, 열처리는 약 500℃ 내지 800℃의 온도에서 진공 또는 질소분위기, 예컨대, N2, NH3에서 수행할 수 있다.
이어서, 콘택홀(108)이 형성된 반도체 기판(100)의 전면에 제1 배리어막(112)을 블랭킷방식으로 증착한다. 제1 배리어막(112)은 도전막(114)을 채우는 물질과 층간절연막(104) 사이에 반응이 일어나는 것을 방지한다. 제1 배리어막(112)은 도전성물질로 이루어진 것이 바람직하다. 예를 들어, Ti, TiN, TaN, W, WN, SiN 및 WSiN으로 이루어진 물질군에서 선택된 어느 하나로 이루어진 단일막 혹은 이를 포함하는 복합막을 사용할 수 있다. 그런데, 도전막(114)을 TiN으로 형성한 경우는, 제1 배리어막(112)을 형성하지 않을 수도 있다. 또한, 제1 배리어막(112)의 두께는 300Å 내지 1000Å가 바람직하다.
도7을 참조하면, 제1 배리어막(112)의 전면에 콘택플러그를 형성하기 위한 도전막(114)을 형성한다. 이때, 도전막(114)을 이루는 물질은 콘택홀(108)의 매립특성 및 단차피복성이 우수한 막질이다. 예를 들어, Cu, Al, W, Ti, Zr, Hf, V, Mo 및 Cr으로 이루어진 금속막군에서 선택된 어느 하나의 단일막 혹은 이를 포함하는 복합막이 사용될 수 있다. 또한, Cu, Al, W, Ti, Zr, Hf, V, Mo, Cr의 질화물, 탄화물, 실리사이드 혹은 불순물이 도핑된 폴리실리콘이 도전막(114)을 이루는 물질로 사용될 수 있다. 특히, TiN이 바람직하다.
도8을 참조하면, CMP 또는 에치백 공정을 이용하여 크랙방지층(106) 상에 형성된 제1 배리어막(112)과 도전막(114)을 제거하면서 평탄화한다. 결과적으로, 층간절연막(104) 내의 콘택홀(108)에는 콘택플러그(114')가 형성된다. 이어서, 평탄화된 결과물 상에 제2 배리어막(116)과 상부도전층(118)을 순차적으로 형성한다. 이때, 제2 배리어막(116)은 상부도전층(118)과 도전막(114) 사이에 반응이 일어나지 않도록 한다. 이때, 제2 배리어막(116)은 도전성물질로 이루어진 것이 바람직하다. 예를 들어, Ti, TiN, TaN, W, WN, SiN 및 WSiN으로 이루어진 물질군에서 선택된 어느 하나의 단일막 혹은 이를 포함하는 복합막을 사용할 수 있다. 이때, 제2 배리어막(116)의 두께는 300Å 내지 1000Å이 바람직하다. 또한, 상부도전층(118)은 Cu, Al, W, Ti, Zr, Hf, V, Mo 및 Cr으로 이루어진 금속막군에서 선택된 어느 하나의 단일막 혹은 이를 포함하는 복합막을 사용할 수 있다.
도9를 참조하면, 상부도전층(118) 상에 상부도전층 패턴(118')과 제2 배리어막 패턴(116')을 형성하기 위해 포토 레지스트층(미도시)을 도포한다. 이어서, 상부도전층 패턴(118')과 제2 배리어막 패턴(116')을 정의하는 포토레지스트 패턴(미도시)을 형성한다. 다음에, 상기 포토레지스트 패턴을 식각마스크로 하여 상부도전층(118)과 제2 배리어막(116)을 제거하여 상부도전층 패턴(118')과 제2 배리어막 패턴(116')을 형성한다.
도10 및 도11은 본 발명의 제2 실시예에 의한 콘택 형성방법 및 이를 이용한 반도체 소자를 나타낸 공정단면도들이다.
도10을 참조하면, 도5 내지 도9에서와 같은 방법으로 층간절연막(204), 크랙방지층(106; 도5 참조), 제1 배리어막(210) 및 콘택플러그를 형성하기 위한 도전막(114; 도7 참조)을 형성한다. 다음에, CMP 또는 에치백 공정을 이용하여 층간절연막(204) 상에 형성된 도전막(114), 제1 배리어막(210) 및 크랙방지층(106)을 순차적으로 제거하면서 평탄화한다. 결과적으로, 층간절연막(204) 내의 콘택홀(206)에는 콘택플러그(212)가 형성된다. 이어서, 평탄화된 결과물 상에 제2 배리어막(214)과 상부도전층(216)을 순차적으로 형성한다. 이때, 제2 배리어막(214)은 상부도전층(216)과 도전막(114) 사이에 반응이 일어나지 않도록 한다. 제2 배리어막(214)과 상부도전층(216)을 이루는 물질은 도8에서와 같으며, 100Å 내지 1000Å의 두께로 증착한다. 특히, TiN 콘택플러그(212)인 경우, 크랙방지층(106)이 잘 깨지므로 크랙방지층(106)을 제거하는 것이 바람직하다.
도11을 참조하면, 도9에서와 같이 제2 배리어막 패턴(214')과 상부도전층 패턴(126')을 형성한다.
이상 본 발명을 상세히 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고 당업자에 의해 많은 변형 및 개량이 가능하다.
상술한 본 발명에 의한 크랙방지층을 이용한 콘택 형성방법 및 이를 이용한 반도체 소자는, 콘택플러그를 형성하기 위한 도전막에 발생하는 잔류응력을 완화하거나 흡수하는 크랙방지층을 형성함으로써 층간절연막이 손상되지 않도록 하는 콘택을 형성할 수 있다.
Claims (22)
- 하부도전층이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막 상에 절연물로 이루어진 크랙방지층을 형성하는 단계;상기 하부도전층이 노출되도록 상기 크랙방지층 및 층간절연막을 식각하여 콘택홀을 형성하는 단계;상기 콘택홀을 매립하면서 상기 반도체 기판을 덮는 콘택플러그를 형성하기 위한 도전막을 형성하는 단계;상기 층간 절연막이 노출될 때까지 상기 크랙방지층을 제거하고 상기 도전막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 크랙방지층을 이용한 콘택의 형성방법.
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- 제1항에 있어서,상기 크랙방지층을 화학기상증착(CVD)법, 스핀온글라스 (SOG)법을 이용하여 형성하는 것을 특징으로 하는 크랙방지층을 이용한 콘택의 형성방법.
- 제3항에 있어서, 상기 CVD법에 의한 크랙방지층은,SiOF막, SiN막, SiON막, SiO2막, SiOC막 및 TEOS막으로 이루어진 절연막군에서 선택된 어느 하나의 단일막 혹은 이를 포함하는 복합막중 어느 하나의 막질인 것을 특징으로 하는 크랙방지층을 이용한 콘택의 형성방법.
- 제1항에 있어서, 상기 SOG법에 의한 크랙방지층은,소스물질이 무기계 실리사이드인 절연물 또는 소스물질이 유기계 실록산인 절연물 중에서 적어도 하나를 포함하는 단일막 및 복합막 중에서 선택된 어느 하나의 막질인 것을 특징으로 하는 크랙방지층을 이용한 콘택의 형성방법.
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- 제1항에 있어서,상기 도전막은 금속막, 질화금속막, 탄화금속막, 실리사이드막 및 불순물이 도핑된 폴리실리콘막으로 이루어진 금속막군에서 선택된 어느 하나의 막질인 것을특징으로 하는 크랙방지층을 이용한 콘택의 형성방법.
- 제8항에 있어서,상기 금속막은 Cu, Al, W, Ti, Zr, Hf, V, Mo 및 Cr으로 이루어진 금속막군에서 선택된 어느 하나의 막질인 것을 특징으로 하는 크랙방지층을 이용한 콘택의 형성방법.
- 제1항에 있어서,상기 층간절연막은 상기 도전막에서 전달되는 잔류응력에 의해 잘 깨지는 막질인 것을 특징으로 하는 크랙방지층을 이용한 콘택의 형성방법.
- 제1항에 있어서, 상기 콘택홀을 형성한 후,상기 콘택홀의 저면에 오믹(ohmic)층을 형성하는 공정을 더 수행하는 것을 특징으로 하는 크랙방지층을 이용한 콘택의 형성방법.
- 제11항에 있어서,상기 오믹층은 Ti, Ta 및 W의 실리사이드층(silicide layer) 중에서 선택된 하나의 막질인 것을 특징으로 하는 크랙방지층을 이용한 콘택의 형성방법.
- 제11항에 있어서,상기 오믹층을 형성한후, 상기 반도체 기판의 전면에 블랭킷(blanket) 방식으로,제1 배리어막을 형성하는 공정을 더 수행하는 것을 특징으로 하는 크랙방지층을 이용한 콘택의 형성방법.
- 제13항에 있어서,상기 제1 배리어막은 Ti, TiN, TaN, W, WN, SiN 및 WSiN으로 이루어진 물질군에서 선택된 어느 하나의 막질인 것을 특징으로 하는 크랙방지층을 이용한 콘택의 형성방법.
- 제1항에 있어서, 상기 도전층을 평탄화한 후에,상부도전층을 형성하는 공정을 더 수행하는 것을 특징으로 하는 크랙방지층을 이용한 콘택의 형성방법.
- 제15항에 있어서,상기 상부도전층을 형성하는 방법은,상기 도전막과 상기 상부도전층이 반응하는 것을 방지하기 위하여,제2 배리어막을 먼저 형성한 후에, 형성하는 것을 특징으로 하는 크랙방지층을 이용한 콘택의 형성방법.
- 제16항에 있어서,상기 제2 배리어막은 Ti, TiN, TaN, W, WN, SiN 및 WSiN으로 이루어진 물질군에서 선택된 어느 하나의 막질인 것을 특징으로 하는 크랙방지층을 이용한 콘택의 형성방법.
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|---|---|---|---|---|
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| US6727184B1 (en) * | 2002-10-29 | 2004-04-27 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for coating a thick spin-on-glass layer on a semiconductor structure |
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| JP2006093367A (ja) * | 2004-09-24 | 2006-04-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| KR100595142B1 (ko) * | 2004-12-31 | 2006-06-30 | 동부일렉트로닉스 주식회사 | 화학적 기계적 연마 공정의 층간 절연막 미세 균열을방지하기 위한 반도체 소자의 제조 방법 |
| US7678712B2 (en) * | 2005-03-22 | 2010-03-16 | Honeywell International, Inc. | Vapor phase treatment of dielectric materials |
| KR100645068B1 (ko) * | 2005-08-01 | 2006-11-10 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US7670946B2 (en) * | 2006-05-15 | 2010-03-02 | Chartered Semiconductor Manufacturing, Ltd. | Methods to eliminate contact plug sidewall slit |
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07240460A (ja) * | 1994-02-28 | 1995-09-12 | Nec Corp | 半導体装置の製造方法 |
| JP2000183051A (ja) * | 1998-12-18 | 2000-06-30 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| JP2000260869A (ja) * | 1999-03-11 | 2000-09-22 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2000357734A (ja) * | 1999-06-14 | 2000-12-26 | Seiko Epson Corp | 半導体装置の製造方法 |
| KR20010004989A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체 소자의 금속 배선 형성 방법 |
| KR20010014693A (ko) * | 1999-04-07 | 2001-02-26 | 가네꼬 히사시 | 반도체 장치 및 그의 제조방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4835008A (en) | 1987-10-05 | 1989-05-30 | Harris Corp. | Process of forming breadboard interconnect structure having plated through-holes |
| JP3102555B2 (ja) | 1996-05-02 | 2000-10-23 | 日本電気株式会社 | 半導体装置の製造方法 |
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| JPH1140891A (ja) * | 1997-07-15 | 1999-02-12 | Nec Corp | 窒化ガリウム系半導体発光素子及びその製造方法 |
| US6091131A (en) * | 1998-04-28 | 2000-07-18 | International Business Machines Corporation | Integrated circuit having crack stop for interlevel dielectric layers |
| US6020236A (en) * | 1999-02-25 | 2000-02-01 | Semiconductor Manufacturing Company | Method to form capacitance node contacts with improved isolation in a DRAM process |
-
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07240460A (ja) * | 1994-02-28 | 1995-09-12 | Nec Corp | 半導体装置の製造方法 |
| JP2000183051A (ja) * | 1998-12-18 | 2000-06-30 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| JP2000260869A (ja) * | 1999-03-11 | 2000-09-22 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR20010014693A (ko) * | 1999-04-07 | 2001-02-26 | 가네꼬 히사시 | 반도체 장치 및 그의 제조방법 |
| JP2000357734A (ja) * | 1999-06-14 | 2000-12-26 | Seiko Epson Corp | 半導体装置の製造方法 |
| KR20010004989A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체 소자의 금속 배선 형성 방법 |
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