KR20010111971A - 고밀도 플라즈마 질화막을 배선의 마스크층으로 사용하는반도체 장치의 제조방법 - Google Patents

Abstract

본 발명은 고밀도 플라즈마 질화막을 배선의 마스크층으로 사용하는 반도체 장치의 제조방법에 관한 것으로서 특히 본 발명의 방법은 반도체 기판 상에 형성된 하부 배선들 사이에 셀프얼 라인 콘택을 형성할 때, 하부 배선을 보호하기 위해 하부 배선 상에 형성된 마스크층을 고밀도 플라즈마 질화막으로 형성한다. 따라서, 본 발명에서는 후속 열처리의 영향으로 인한 크랙발생 등의 막질변화가 없고 셀프 얼라인 콘택 식각시 산화막과의 선택비가 좋다.

Description

고밀도 플라즈마 질화막을 배선의 마스크층으로 사용하는 반도체 장치의 제조방법 {Method for manufacturing Semiconductor device using mask high density plasma Silicon Nitride film into mask layer of wiring lines}

본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 고밀도 플라즈마(HDP) 질화막을 배선의 마스크층으로 사용하는 반도체 장치의 제조방법에 관한 것이다.

반도체 장치의 게이트전극 및 비트라인 물질로는 열적으로 안정적이며, 기존의 실리콘 프로세스에 적합하고 제조단가 면에서 유리한 물질인 텅스텐 폴리사이드를 일반적으로 널리 사용하고 있다.

그러나, 반도체 디바이스의 집적도가 높아짐에 따라 라인 폭이 좁아지고 이에 따라 게이트 라인의 저항이 증가하여 기존의 텅스텐 폴리사이드로는 고집적 디바이스에서의 신호지연현상 등, 트랜지스터의 성능을 향상시키는 것이 한계에 이르게 된다.

이를 개선하기 위한 방법으로서 낮은 비저항 특성을 갖는 물질을 게이트전극 및 비트라인 물질로 사용하려는 시도가 고집적 DRAMN 및 로직 제품에서 최근에 집중적으로 이루어지고 있다. 즉, 티타늄 폴리사이드, 구리 폴리사이드, 스퍼터드 텅스텐 및 이들의 복합구조를 게이트전극 물질로 이용하고자 하는 노력이 DRAM 및 로직 제품에서 시도되고 있다.

특히, 텅스텐을 게이트전극 및 비트라인으로 사용하고 셀프 얼라인 콘택(SAC : SELF ALIGN CONTACT) 공정을 사용할 경우 마스크층으로 사용되는 물질이 고온에서 증착될 경우 리프팅 현상이 유발되어 후속 공정 진행이 불가능해진다.

또한, 마스크층으로 사용되는 물질이 산화막과 선택비가 낮을 경우에는 산화막 식각시 하부의 게이트 전극이 노출되어 상부 전극층과 쇼트되는 에러가 발생될 우려가 있다. 그러므로, 산화막과 선택비가 높은 물성이 요구된다.

이러한 두가지 요건을 충족시키기 위해 PE(PLASMA ENHANCED)-질화막을 마스크층으로 사용하고 있다.

하지만 PE-질화막은 막질이 LP(LOW PRESSURE) 질화막에 비해 선택비가 떨어지고 후속 열처리에 의해 막질의 변화가 심해 크랙 등의 위험을 갖고 있다.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 산화막과 높은 선택비를 가지며 후속 열처리에 의해 막질 변화가 없는 고밀도 플라즈마 질화막을 배선층의 마스크층으로 사용하는 반도제 장치의 제조방법을 제공하는 데 있다.

도 1은 본 발명에 의한 HDP 질화막과 종래의 PE 질화막의 FTIR 스펙트럼을 비교한 도면으로서, a)는 HDP 질화막이고, b)는 PE 질화막이다.

도 2는 본 발명에 의한 HDP 질화막과 종래의 PE 질화막의 열처리시의 스트레스 변화를 비교한 도면으로서, a)는 HDP 질화막이고, b)는 PE 질화막이다.

도 3은 증착공정이 다른 질화막들의 식각률을 비교한 그래프이다.

도 4은 본 발명에 의한 반도체 장치의 제조공정을 나타낸 공정순서도이다.

<도면의 주요부분에 대한 부호의 설명>

10 : 반도체 기판 12 : 게이트 산화막

14 : 폴리실리콘 16 : 텅스텐 실리사이드

18 : HDP 질화막 20 : 스페이서

22 : 산화막 24 :SAC 식각마스크

26 : 콘택홀 28 : 플러그

상기한 본 발명의 목적을 달성하기 위하여 본 발명의 장치는 반도체 기판 상에 도전층을 증착하고, 상기 도전물질 상에 마스크층으로 고밀도 플라즈마 질화막을 증착하고, 상기 도전층 및 마스크층의 적층구조를 선택적으로 식각하여 배선을 형성하고, 상기 배선 측벽에 스페이스를 형성하고, 상기 결과물 전면을 절연막으로 덮고, 상기 절연막 상에 셀프 얼라인 콘택 포토레지스트 패턴을 형성하고, 상기 셀프 얼라인 포토 레지스트 패턴을 마스크로 사용하여 상기 절연막을 선택적으로 식각하여 셀프 얼라인 콘택을 형성하는 것을 특징으로 한다.

상기 고밀도 플라즈마 질화막은 증착온도는 300 내지 600℃, SiH4 가스 유량50 내지 150sccm, N2 가스유량 100 내지 8,000sccm, 플라즈마 소스전력 2,000 내지 4,500W, 바이어스 전력 0 내지 3,000W의 조건에서 수행하는 것이 바람직하다.

상기 배선은 게이트 전극 또는 비트라인으로 티타늄 폴리사이드, 구리 폴리사이드, 스퍼터드 텅스텐 및 이들의 복합구조로 구성하는 것이 바람직하다.

이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명에 의한 HDP 질화막과 종래의 PE 질화막의 FTIR 스펙트럼을 비교한 도면으로서, a)는 HDP 질화막이고, b)는 PE 질화막이다.

도시한 바와 같이, 본 발명의 HDP 질화막에서는 열처리 전이나 후에도 Si-N 및 N-H bonds만 관찰되나. PE 질화막에서는 열처리 전에는 Si-H bonds가 더 관찰되고, 열처리 후에는 Si-H bonds가 관찰되지 않음을 알 수 있다. 즉, 열처리에 의해 Si-H bonds가 깨져 사라짐을 확인할 수 있다.

도 2는 본 발명에 의한 HDP 질화막과 종래의 PE 질화막의 열처리시의 스트레스 변화를 비교한 도면으로서, a)는 HDP 질화막이고, b)는 PE 질화막이다.

도시한 바와 같이, PE 질화막은 본 발명의 HDP 질화막에 비해 400℃ 이상의 온도에서 급격한 스트레스 변화를 확인할 수 있다.

이와 같은 급격한 스트레스 변화는 Si-H 및 N-H bonds의 깨짐 현상으로 이해할 수 있다. 따라서, 본 발명의 HDP 질화막은 후속 공정의 열처리시에도 급격한 스트레스의 변화가 관찰되지 않으며 상대적으로 PE 질화막에 비해 막질이 안정된 막임을 확인 할 수 있다.

도 3은 증착공정이 다른 질화막들의 건식 및 습식 식각률을 비교한 그래프이다. 도면에서 HDP 질화막은 300 내지 500℃의 저온에서 증착이 가능하며 식각률은 PE 질화막에 비해 우수하고, LP 질화막과 큰 차이가 없음을 알 수 있다.

도 4 내지 도 9는 본 발명에 의한 반도체 장치의 제조공정을 나타낸 공정순서도이다.

도 4를 참조하면, 반도체 기판(10) 상에 게이트 산화막(12)을 형성하고 그 위에 약 1,000Å 두께의 폴리실리콘(14)을 증착하고 POCl3공정을 통해 증착된 폴리 실리콘에 P 불순물을 도핑시킨다. 또는 도핑된 폴리실리콘을 증착할 수 있다. 이어서, 텅스텐 실리사이드(16)를 약 1,000~1,500Å 정도의 두께로 증착하고, 그 위에 HDP 질화막(18)을 약 1,500~2,500Å 정도로 증착한다. HDP 질화막(18)의 증착은 온도는 300 내지 600℃, SiH4 가스 유량 50 내지 150sccm, N2 가스유량 100 내지 8,000sccm, 플라즈마 소스전력 2,000 내지 4,500W, 바이어스 전력 0 내지 3,000W의 조건에서 수행한다.

HDP 질화막(18) 상에 포토 레지스트를 도포하고 노광 현상하여 게이트 전극 패턴용 식각마스크를 형성한 다음에 HDP 질화막(18), 텅스텐 실리사이드(16), 폴리실리콘(14)을 순차적으로 식각하여 도 5의 게이트 전극 패턴을 형성한다. 형성된 게이트 전극 패턴의 최상층에 형성된 HDP 질화막(18)이 마스크층으로 제공된다.

GPOX를 성장시키고, 소스 드레인 이온을 주입한 다음에 도 6에 도시한 바와 같이, 게이트 전극 패턴의 측벽에 스페이서(20)를 형성한다. 스페이서(20)는 질화막을 약 400Å 정도 증착한 다음에 증착된 질화막을 식각하여 형성한다.

도 7을 참조하면, 결과물 전면에 산화막을 약 5,000Å으로 증착한 다음에 CMP(chemical mechanical polishing)공정에 의해 표면을 평탄하게 연마한다.

도 8을 참조하면, 산화막(22) 상에 포토레지스트를 도포하고 노광 현상하여 SAC 식각 마스크(24)를 형성한다. 형성된 SAC 식각 마스크(24)를 사용하여 산화막(22)을 식각하여 셀프 얼라인 콘택홀(26)을 형성한다. 따라서, SAC 식각시 산화막(22)과 선택비가 높은 HDP 질화막(18)의 마스크층이 식각 마스크로 작용하여 하부 게이트 전극층, 즉 텅스텐 실리사이드(14)가 노출되는 것을 방지한다.

도 9를 참조하면, SAC 식각 마스크(24)를 제거하고, 콘택홀(26)에 콘택 플러그 이온주입을 한 후에 약 4,000Å 두께의 폴리실리콘을 증착하고 CMP공정으로 표면을 연마하여 콘택홀(26)에 플러그(28)를 형성한다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

이상, 설명한 바와 같이 본 발명에서는 배선상에 마스크층을 산화막과 선택비가 높고 후속 공정의 열처리시에도 막질의 변화가 없는 HDP 질화막으로 형성함으로써 반도체 장치의 고신뢰성을 향상시킬 수 있다.

Claims (6)

1. 반도체 기판 상에 도전층을 증착하는 단계;

   상기 도전물질 상에 마스크층으로 고밀도 플라즈마 질화막을 증착하는 단계;

   상기 도전층 및 마스크층의 적층구조를 선택적으로 식각하여 배선을 형성하는 단계;

   상기 배선 측벽에 스페이스를 형성하는 단계;

   상기 결과물 전면을 절연막으로 덮는 단계;

   상기 절연막 상에 셀프 얼라인 콘택 포토레지스트 패턴을 형성하는 단계;

   상기 셀프 얼라인 포토 레지스트 패턴을 마스크로 사용하여 상기 절연막을 선택적으로 식각하여 셀프 얼라인 콘택을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
2. 제 1 항에 있어서, 상기 고밀도 플라즈마 질화막의 증착온도는 300 내지 600℃인 것을 특징으로 하는 반도체 장치의 제조방법.
3. 제 1 항에 있어서, 상기 고밀도 플라즈마 질화막의 증착은 SiH4 및 N2 가스 분위기에서 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
4. 제 3 항에 있어서, 상기 SiH4 가스 유량은 50 내지 150sccm이고, N2 가스유량은 100 내지 8,000sccm이고, 플라즈마 소스전력은 2,000 내지 4,500W이고, 바이어스 전력은 0 내지 3,000W인 것을 특징으로 하는 반도체 장치의 제조방법.
5. 제 1 항에 있어서, 상기 배선은 게이트 전극 또는 비트라인인 것을 특징으로 하는 반도체 장치의 제조방법.
6. 반도체 기판 상에 형성된 하부 배선들 사이에 셀프얼라인 콘택을 형성할 때, 하부 배선을 보호하기 위해 하부 배선 상에 형성된 마스크층을 고밀도 플라즈마 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.