KR100865547B1 - 스토리지노드를 갖는 반도체소자의 제조방법 - Google Patents

스토리지노드를 갖는 반도체소자의 제조방법 Download PDF

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Abstract

본 발명의 스토리지노드를 갖는 반도체소자의 제조방법은, 반도체기판 위의 층간절연막을 관통하는 스토리지노드컨택을 형성하는 단계와, 층간절연막 및 스토리지노드컨택 위에 버퍼절연막을 형성하는 단계와, 버퍼절연막 위에 식각정지막을 형성하는 단계와, 식각정지막 위에 제1 및 제2 몰드절연막을 순차적으로 적층하는 단계와, 제1 및 제2 몰드절연막의 일부를 제거하여 스토리지노드 컨택홀을 형성하는 단계와, 스토리지노드 컨택홀에 의해 노출되는 식각정지막 및 버퍼절연막을 순차적으로 제거하여 스토리지노드컨택을 노출시키는 단계와, 스토리지노드컨택이 노출된 스토리지노드 컨택홀을 갖는 결과물 전면에 스토리지노드용 물질막을 형성하는 단계와, 그리고 스토리지노드용 물질막을 노드분리하여 노드분리된 스토리지노드를 형성하는 단계를 포함한다.
스토리지노드, 스트레스(stress), 크랙(crack), 필링(peeling), 식각정지막, 브리지

Description

스토리지노드를 갖는 반도체소자의 제조방법{Method of fabricating the semiconductor device having storage node}
도 1 및 도 2는 종래의 스토리지노드를 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 3은 종래의 스토리지노드를 갖는 반도체소자의 제조방법에서 나타나는 문제점을 설명하기 위한 셈(SEM) 사진이다.
도 4 및 도 5는 본 발명에 따른 스토리지노드를 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 스토리지노드를 갖는 반도체소자의 제조방법에 관한 것이다.
도 1 및 도 2는 종래의 스토리지노드를 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다. 그리고 도 3은 종래의 스토리지노드를 갖는 반도체소자의 제조방법에서 나타나는 문제점을 설명하기 위한 셈(SEM) 사진이다.
먼저 도 1을 참조하면, 반도체기판(100) 위에 배치된 층간절연막(120)과, 이 층간절연막(120)을 관통하는 스토리지노드컨택(110) 위에 식각정지막(130)을 형성한다. 도면에 나타내지는 않았지만, 스토리지노드컨택(110)은 반도체기판(100)의 불순물영역과 컨택한다. 층간절연막(120)은 고밀도플라즈마(HDP; High Density Plasma)산화막으로 형성하고, 식각정지막(130)은 질화막으로 형성한다. 식각정지막(130)을 형성한 후에는, 그 위에 몰드절연막(140)을 형성한다. 몰드절연막(140)은 하부의 제1 몰드절연막(141) 및 상부의 제2 몰드절연막(142)이 순차적으로 적층된 구조를 갖는다. 제1 몰드절연막(141)은 PSG(Phospho-Silicate-Glass) 산화막으로 형성하고, 제2 몰드절연막(142)은 PE(Plasma Enhanced)-TEOS(Tetra Ethyl Ortho Silicate) 산화막으로 형성한다.
다음에 도 2를 참조하면, 소정의 마스크막패턴, 예컨대 포토레지스트막패턴(미도시)을 식각마스크로 한 식각공정으로 몰드절연막(140)의 일부를 제거하여 식각정지막(130)의 일부 표면을 노출시킨다. 다음에 식각정지막(130)의 노출부분을 제거하여 스토리지노드컨택(110)의 상부가 노출되도록 한다. 다음에 전면에 스토리지노드용 도전막을 형성하고, 통상의 방법에 의해 노드분리를 수행하여 노드분리된 스토리지노드(150)를 형성한다.
그런데 이와 같은 종래의 스토리지노드를 갖는 반도체소자의 제조방법에 있어서, 몰드절연막(140)을 형성한 후 후속열처리에 의한 열적응력(thermal stress)이 생긴다. 이에 따라 상대적으로 응력변위가 급격하게 변하는 압축응력의 층간절연막(120)인 고밀도 플라즈마 산화막과 인장응력을 갖는 식각정지막(130)인 질화막 사이에는 갈라지는 크랙(crack) 및 틈이 생기는 필링(peeling) 현상이 발생한다. 이와 같은 크랙 및 필링 현상은, 도 3의 "A"로 나타낸 바와 같이, 후속의 금속배선(160)을 형성하는 과정에서 장벽층으로서 형성되는 TiN막(161)이 이 틈에 증착되어 인접한 컨택간의 브리지(bridge)가 발생되는 원인으로 작용한다.
본 발명이 이루고자 하는 기술적 과제는 층간절연막과 식각정지막 사이에 크랙 및 필링 현상을 억제하여 컨택간 브리지가 발생되지 않도록 할 수 있는 스토리지노드를 갖는 반도체소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 스토리지노드를 갖는 반도체소자의 제조방법은, 반도체기판 위의 층간절연막을 관통하는 스토리지노드컨택을 형성하는 단계; 상기 층간절연막 및 스토리지노드컨택 위에 버퍼절연막을 형성하는 단계; 상기 버퍼절연막 위에 식각정지막을 형성하는 단계; 상기 식각정지막 위에 제1 및 제2 몰드절연막을 순차적으로 적층하는 단계; 상기 제1 및 제2 몰드절연막의 일부를 제거하여 스토리지노드 컨택홀을 형성하는 단계; 상기 스토리지노드 컨택홀에 의해 노출되는 식각정지막 및 버퍼절연막을 순차적으로 제거하여 상기 스토리지노드컨택을 노출시키는 단계; 상기 스토리지노드컨택이 노출된 스토리지노드 컨택홀을 갖는 결과물 전면에 스토리지노드용 물질막을 형성하는 단계; 및 상기 스토리지노드용 물질막을 노드분리하여 노드분리된 스토리지노드를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 층간절연막은 식각없이 증착을 반복하는 방법을 사용하여 고밀도플라즈마 산화막으로 형성하는 것이 바람직하다.
상기 식각정지막은 질화막으로 형성하고, 상기 버퍼절연막은 산화막으로 형성하는 것이 바람직하다.
상기 질화막은 저압-화학기상증착(LP-CVD)방법을 사용하여 형성할 수 있다.
상기 산화막은 SiH4 가스 또는 TEOS를 소스가스로 한 플라즈마 엔헨스드 화학기상증착(PE CVD)방법을 사용하여 형성할 수 있다.
상기 산화막은 1×106-9×107의 압축응력을 갖도록 형성하는 것이 바람직하다.
상기 버퍼절연막은 500-700Å의 두께로 형성하는 것이 바람직하다.
상기 식각정지막은 600-800Å의 두께로 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 4 및 도 5는 본 발명에 따른 스토리지노드를 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 4를 참조하면, 반도체기판(200) 위에 배치된 층간절연막(220)과, 이 층간절연막(220)을 관통하는 스토리지노드컨택(210) 위에 버퍼절연막(300) 및 식각정지 막(230)을 순차적으로 형성한다. 도면에 나타내지는 않았지만, 반도체기판(200)에는 트랜지스터와 같은 소자들이 배치된다. 특히 메모리소자의 경우, 트랜지스터를 구성하는 게이트스택과 트랜지스터의 드레인영역에 연결되는 비트라인스택이 층간절연막(220) 내에 배치된다. 스토리지노드컨택(210)은 반도체기판(200)의 불순물영역, 예컨대 트랜지스터의 소스영역과 컨택한다.
층간절연막(220)은 고밀도플라즈마(HDP; High Density Plasma) 산화막으로 형성하고, 식각정지막(230)은 질화막으로 형성한다. 고밀도플라즈마 산화막으로 층간절연막(220) 형성시, 증착-식각-증착(DED)만으로 형성하는 경우 식각계면의 존재로 상대적으로 취약하며 후속의 세정공정 및 흡착이 좋지 않기 때문에, 증착을 반복하여 수행하는 방식(Dep-Dep)으로 형성한다.
버퍼절연막(300)은 산화막으로 형성하는데, 이 산화막은 SiH4 가스 또는 TEOS를 소스가스로 한 플라즈마 엔헨스드 화학기상증착(PE CVD)방법을 사용하여 대략 500-700Å의 두께로 형성한다. 플라즈마 엔헨스드 화학기상증착(PE CVD)방법을 사용하므로, RF 파워와 가스량을 적절하게 조절하여 원하는 응력값을 갖도록 할 수 있다. 산화막의 응력은 층간절연막(220)인 고밀도플라즈마 산화막보다 덜 압축응력을 갖도록, 예컨대 대략 1×106-9×107의 압축응력을 갖도록 형성한다.
식각정지막(130)은 질화막으로 형성하는데, 이 질화막은 저압-화학기상증착(LP-CVD)방법을 사용하여 대략 700℃의 온도에서 대략 600-800Å의 두께로 형성한다. 통상적으로 저압-화학기상증착(LP-CVD)방법은 플라즈마 엔헨스드 화학기상증착 (PE CVD)방법에 비해 막 내의 H2 및 고유 스트레스(intrinsic stress)가 작은 것으로 알려져 있다.
버퍼절연막(300) 및 식각정지막(230)을 형성한 후에는, 그 위에 몰드절연막(240)을 형성한다. 몰드절연막(240)은 하부의 제1 몰드절연막(241) 및 상부의 제2 몰드절연막(242)이 순차적으로 적층된 구조를 갖는다. 제1 몰드절연막(241)은 PSG 산화막으로 형성하고, 제2 몰드절연막(242)은 PE-TEOS 산화막으로 형성한다.
다음에 도 5를 참조하면, 소정의 마스크막패턴, 예컨대 포토레지스트막패턴(미도시)을 식각마스크로 한 식각공정으로 몰드절연막(240)의 일부를 제거하여 식각정지막(230)의 일부 표면을 노출시키는 스토리지노드 컨택홀(251)을 형성한다. 다음에 식각정지막(230)의 노출부분 및 버퍼절연막(300)의 노출부분을 제거하여 스토리지노드컨택(210)의 상부가 노출되도록 한다. 다음에 전면에 스토리지노드용 도전막을 형성하고, 통상의 방법에 의해 노드분리를 수행하여 노드분리된 스토리지노드(250)를 형성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 스토리지노드를 갖는 반도체소자의 제조방법에 의하면, 층간절연막과 식각정지막 사이에 버퍼절연막을 형성함으로써, 후속의 열처리에 의해서도 층간절연막과 식각정지막 사이에 크랙 및 필링 현상이 발생하는 것이 억제되며, 따라서 후속의 금속배선 형성과정에서 TiN 장벽층의 비정상적인 증착으로 인한 컨택간의 브리지를 억제할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (8)

  1. 반도체기판 위에 열처리에 의한 압축응력을 나타내는 물질로 이루어진 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하는 스토리지노드컨택을 형성하는 단계;
    상기 층간절연막 및 스토리지노드컨택 위에 상기 층간절연막보다 상대적으로 낮은 압축응력값을 갖는 버퍼절연막을 형성하는 단계;
    상기 버퍼절연막 위에 열처리에 의한 인장응력을 나타내는 물질로 이루어진 식각정지막을 형성하는 단계;
    상기 식각정지막 위에 제1 및 제2 몰드절연막을 순차적으로 적층하는 단계;
    상기 제1 및 제2 몰드절연막의 일부를 제거하여 스토리지노드 컨택홀을 형성하는 단계;
    상기 스토리지노드 컨택홀에 의해 노출되는 식각정지막 및 버퍼절연막을 순차적으로 제거하여 상기 스토리지노드컨택을 노출시키는 단계;
    상기 스토리지노드컨택이 노출된 스토리지노드 컨택홀을 갖는 결과물 전면에 스토리지노드용 물질막을 형성하는 단계; 및
    상기 스토리지노드용 물질막을 노드분리하여 노드분리된 스토리지노드를 형성하는 단계를 포함하는 것을 특징으로 하는 스토리지노드를 갖는 반도체소자의 제조방법.
  2. 제1항에 있어서,
    상기 층간절연막은 식각없이 증착을 반복하는 방법을 사용하여 고밀도플라즈마 산화막으로 형성하는 것을 특징으로 하는 스토리지노드를 갖는 반도체소자의 제조방법.
  3. 제1항에 있어서,
    상기 식각정지막은 질화막으로 형성하고, 상기 버퍼절연막은 산화막으로 형성하는 것을 특징으로 하는 스토리지노드를 갖는 반도체소자의 제조방법.
  4. 제3항에 있어서,
    상기 질화막은 저압-화학기상증착(LP-CVD)방법을 사용하여 형성하는 것을 특징으로 하는 스토리지노드를 갖는 반도체소자의 제조방법.
  5. 제3항에 있어서,
    상기 산화막은 SiH4 가스 또는 TEOS를 소스가스로 한 플라즈마 엔헨스드 화학기상증착(PE CVD)방법을 사용하여 형성하는 것을 특징으로 하는 스토리지노드를 갖는 반도체소자의 제조방법.
  6. 제3항에 있어서,
    상기 산화막은 1×106-9×107의 압축응력을 갖도록 형성하는 것을 특징으로 하는 스토리지노드를 갖는 반도체소자의 제조방법.
  7. 제1항에 있어서,
    상기 버퍼절연막은 500-700Å의 두께로 형성하는 것을 특징으로 하는 스토리지노드를 갖는 반도체소자의 제조방법.
  8. 제1항에 있어서,
    상기 식각정지막은 600-800Å의 두께로 형성하는 것을 특징으로 하는 스토리지노드를 갖는 반도체소자의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101780050B1 (ko) 2011-02-28 2017-09-20 삼성전자주식회사 반도체 기억 소자 및 반도체 기억 소자의 형성 방법
KR102432733B1 (ko) * 2015-11-24 2022-08-17 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990081391A (ko) * 1998-04-29 1999-11-15 윤종용 디램 셀 커패시터의 제조 방법
KR100256804B1 (ko) * 1993-09-15 2000-05-15 김영환 반도체 장치의 저장전극 제조방법
KR20000067350A (ko) * 1999-04-27 2000-11-15 윤종용 실리콘 질화막의 크랙 방지를 위한 커패시터 형성 방법
KR20010059015A (ko) * 1999-12-30 2001-07-06 박종섭 반도체소자의 캐패시터 형성방법
KR20030059440A (ko) * 2001-12-29 2003-07-10 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성 방법
KR20050002038A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 금속 콘택 플러그를 이용하는 반도체소자 제조방법
KR20050073211A (ko) * 2004-01-09 2005-07-13 삼성전자주식회사 반도체 메모리에서의 식각정지막을 이용한 커패시터형성방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100256804B1 (ko) * 1993-09-15 2000-05-15 김영환 반도체 장치의 저장전극 제조방법
KR19990081391A (ko) * 1998-04-29 1999-11-15 윤종용 디램 셀 커패시터의 제조 방법
KR20000067350A (ko) * 1999-04-27 2000-11-15 윤종용 실리콘 질화막의 크랙 방지를 위한 커패시터 형성 방법
KR20010059015A (ko) * 1999-12-30 2001-07-06 박종섭 반도체소자의 캐패시터 형성방법
KR20030059440A (ko) * 2001-12-29 2003-07-10 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성 방법
KR20050002038A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 금속 콘택 플러그를 이용하는 반도체소자 제조방법
KR20050073211A (ko) * 2004-01-09 2005-07-13 삼성전자주식회사 반도체 메모리에서의 식각정지막을 이용한 커패시터형성방법

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