JP2009010316A - フラッシュメモリ素子の形成方法 - Google Patents
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Abstract
【課題】フローティングゲート用導電膜の表面に保護膜を形成し、素子分離膜の形成およびエッチング工程を行うことにより、導電膜の損失を抑制することが可能なフラッシュメモリ素子の形成方法の提供。
【解決手段】活性領域にトンネル絶縁膜および第1導電膜が積層され、素子分離領域にトレンチが形成された半導体基板を提供する段階と、前記トレンチ内に第1絶縁膜を形成する段階と、前記第1導電膜および前記第1絶縁膜の表面に沿って前記第1導電膜を保護する保護膜を形成する段階と、前記第1絶縁膜の上部に第2絶縁膜を形成して素子分離膜を形成する段階とを含む、フラッシュメモリ素子の形成方法を提供する。
【選択図】図4
【解決手段】活性領域にトンネル絶縁膜および第1導電膜が積層され、素子分離領域にトレンチが形成された半導体基板を提供する段階と、前記トレンチ内に第1絶縁膜を形成する段階と、前記第1導電膜および前記第1絶縁膜の表面に沿って前記第1導電膜を保護する保護膜を形成する段階と、前記第1絶縁膜の上部に第2絶縁膜を形成して素子分離膜を形成する段階とを含む、フラッシュメモリ素子の形成方法を提供する。
【選択図】図4
Description
本発明は、フラッシュメモリ素子の形成方法に係り、特に、素子分離膜形成工程の際にフローティングゲート用導電膜の損傷を防止するためのフラッシュメモリ素子の形成方法に関する。
半導体メモリ素子の集積度が増加するにつれて、ゲートの幅だけでなく、ゲート間の間隔も狭くなっている。このように微細なパターンを形成するために半導体メモリ素子の形成工程も開発されているが、フラッシュメモリ素子を例として挙げると、次の通りである。
フラッシュメモリ素子のメモリセルアレイは、多数のメモリセルストリングを含む。それぞれのメモリセルストリングは、多数のメモリセルおよびセレクトトランジスタを含む。それぞれのメモリセルストリングに形成されているメモリセルがストリング単位で隔離されるために、ストリングとストリングとの間に素子分離膜が形成されている。
従来では、半導体基板に素子分離膜を先ず形成した後、トンネル絶縁膜、フローティングゲート、誘電体膜およびコントロールゲートが積層された構造のメモリセルを形成した。ところが、半導体メモリ素子の集積度の増加によってゲートパターニング工程が難しくなった。これを解決するために、自己整列素子分離方法(Self Align STI scheme)が開発された。
自己整列素子分離方法は、半導体基板上にトンネル絶縁膜およびフローティングゲート用導電膜を形成し、パターニング工程を行うときに素子分離領域を同時に形成するので、フローティングゲートと素子分離領域間の整列誤差発生を防止することができる。より具体的に説明すると、次の通りである。
フラッシュメモリ素子を製造する場合、半導体基板上にトンネル絶縁膜、フローティングゲート用第1導電膜、バッファ膜およびエッチング停止膜を順次形成する。素子分離領域が開放されたマスクパターンを用いてエッチング停止膜、バッファ膜、第1導電膜、およびトンネル絶縁膜を順次パターニングし、露出した半導体基板をエッチングしてトレンチを形成する。トレンチの内部に素子分離用絶縁膜を形成するが、絶縁膜は酸化工程を行って酸化膜で形成することができる。トレンチの内部に絶縁膜を完全に充填するために、絶縁膜形成工程を行う。
特に、絶縁膜でHDP酸化膜を形成する場合には、急速酸化によって第1導電膜の露出面が酸化できる。
しかしながら、第1導電膜の酸化部分は、素子分離膜のエッチング工程の際に共に除去されて損傷するおそれがある。このような第1導電膜の損傷は、後続のエッチング工程を行うほどさらに増加して欠陥(fail)を誘発するおそれがある。
そこで、本発明の目的は、フローティングゲート用導電膜の表面に保護膜を形成し、素子分離膜の形成およびエッチング工程を行うことにより、導電膜の損失を抑制することが可能なフラッシュメモリ素子の形成方法を提供することにある。
上記目的を達成するために、本発明は、活性領域にトンネル絶縁膜および第1導電膜が積層され、素子分離領域にトレンチが形成された半導体基板を提供する。トレンチ内に第1絶縁膜を形成する。第1導電膜および第1絶縁膜の表面に沿って第1導電膜を保護する保護膜を形成する。第1絶縁膜の上部に第2絶縁膜を形成して素子分離膜を形成する段階とを含む、フラッシュメモリ素子の形成方法を提供する。
保護膜は酸化膜で形成し、保護膜は酸化膜および窒化膜で形成し、または窒化膜の形成後に窒化膜の表面を酸化させて形成する。
酸化膜はラジカル酸化工程で形成し、酸化膜はCVD法(化学的気相蒸着法)で形成する。
CVD法は、熱を加えながらDCS(SiH2Cl2)ガスとN2Oガスとの混合ガス、またはSiH4ガスとN2Oガスとの混合ガス、またはTEOSガスを用いる。
窒化膜は30Å〜100Åの厚さに形成し、窒化膜はCVD法で形成する。
CVD法は、650℃〜750℃の温度を加えてDCS(SiH2Cl2)ガスとNH3ガスとの混合ガス、またはSiH4ガスとNH3ガスとの混合ガスを用いる。
窒化膜は、前記第2絶縁膜を形成するとき、酸化膜に変形され、保護膜を形成した後、熱処理工程を行う段階をさらに含む。
熱処理工程は、850℃〜900℃の温度を加えて30分〜60分間行う。
第1絶縁膜は流動性酸化膜で形成し、流動性酸化膜はSOG膜で形成する。
第2および第3絶縁膜は第1絶縁膜より膜質が緻密な膜で形成し、膜質が緻密な膜はHDP酸化膜で形成する。
第2絶縁膜を形成した後に、エッチング工程を行ってアスペクト比を低め、エッチング工程を行った後に、残留する前記第2絶縁膜の上部に第3絶縁膜を形成する段階をさらに含む。
半導体基板を提供する段階において、第1導電膜の上部にエッチング停止膜を形成する段階をさらに含み、第1導電膜とエッチング停止膜との間にバッファ膜を形成し、バッファ膜は酸化膜で形成する。
エッチング停止膜を形成する場合、素子分離膜を形成する段階の後にエッチング停止膜を除去する。第1導電膜および素子分離膜の表面に沿って誘電体膜を形成する。誘電体膜の上部に第2導電膜を形成する段階をさらに含む。
本発明は、フローティングゲート用導電膜の表面に保護膜を形成することにより、素子分離膜用酸化膜を形成する工程の際に、導電膜が損失してしまうことを防止することができ、これによりフローティングゲートの電荷トラップ特性の低下を防止することができるので、半導体素子の収率を向上させることができる。
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。尚、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
図1〜図7は本発明の一実施例に係るフラッシュメモリ素子の形成方法を説明するための断面図である。
図1に示すように、半導体基板100の上部の活性領域にトンネル絶縁膜102、フローティングゲート用第1導電膜104、第1導電膜104を保護するためのバッファ膜106、およびエッチング停止膜108を順次形成する。トンネル絶縁膜102は酸化工程を行って酸化膜で形成することが好ましい。第1導電膜104はポリシリコン膜で形成することが好ましい。バッファ膜106は酸化膜で形成することが好ましく、エッチング停止膜108は窒化膜で形成することが好ましい。
図2に示すように、エッチング停止膜108の上部に素子分離領域が開放されたマスクパターン(図示せず)を形成し、マスクパターン(図示せず)に応じてエッチング工程を行ってエッチング停止膜108、バッファ膜106、第1導電膜104およびトンネル絶縁膜102をパターニングし、露出した半導体基板100をエッチングしてトレンチ109を形成する。
次いで、マスクパターン(図示せず)は除去する。図示してはいないが、トレンチ109を形成した後、トレンチ109および第1導電膜104の表面を保護するために、トレンチ109が形成された半導体基板100の表面に沿って絶縁膜(図示せず)を形成することもできる。
図3に示すように、トレンチ109の下部を充填するために素子分離膜用第1絶縁膜110を形成する。第1絶縁膜110は、酸化膜および流動性酸化膜(flowable oxide)の複層で形成し、または流動性酸化膜の単層で形成することが好ましい。流動性酸化膜は、例えばSOG(Spinon glass)膜で形成することができるため、トレンチ109の下部を充填することが容易である。その後、ウェットエッチング工程を行って第1絶縁膜110を除去するが、トレンチ109の下部を充填する第1絶縁膜110は残留させる。これにより、トレンチ109のアスペクト比を低めることができる。第1絶縁膜110は、エッチング工程によって第1導電膜104の側壁の一部が露出してしまうU字状になり、トンネル絶縁膜102が露出しない深さとなるようにすることが好ましい。
図4に示すように、第1導電膜104の酸化を防止するために、第1導電膜104が形成された半導体基板100の表面に沿って保護膜112を形成する。また、保護膜112は、後続のウェットエッチング工程の際に、第1導電膜104の表面損傷を防止するために形成したりもする。これにより、保護膜112は酸化膜で形成することが好ましい。
また、保護膜112は、酸化膜および窒化膜で形成し、または前記窒化膜の形成後に前記窒化膜の表面を酸化させて形成することができる。特に、酸化膜はラジカル(radical)酸化工程またはCVD(chemical vapor deposition)法で形成することが好ましい。ラジカル酸化工程は急速な酸化反応を起こさないので、第1導電膜104の表面に安定的に保護膜112を形成することができる。CVD法は、600℃〜800℃の温度の熱を加えて行うことができるが、DCS(SiH2Cl2)ガスとN2Oガスの混合ガスを用いる場合には、730℃〜780℃の温度で行うことが好ましい。また、SiH4ガスとN2Oガスの混合ガスを用いる場合には、730℃〜780℃の温度で行うことが好ましく、TEOS(tetraethyl ortho silicate)ガスを分解させて作った酸化膜で形成する場合には、600℃〜700℃の温度で行うことが好ましい。
次いで、保護膜112が後続のエッチング工程の際に容易に除去されて第1導電膜104が露出してしまうことを防止するために、保護膜112が形成された半導体基板100に熱処理工程を行う。熱処理工程は、保護膜112の物性(密度)を堅くして後続のエッチング工程の際に保護膜112のエッチング速度を遅める。熱処理工程は、850℃〜900℃の温度の熱を加えて少なくとも30分間行い、好ましくは30分〜60分間行う。保護膜112は、後続で形成するHDP酸化膜の形成工程において第1導電膜104の酸化を防止することができるほどの厚さに形成しなければならないので、少なくとも30Åの厚さに形成するが、HDP酸化膜の形成を考慮して最大厚さを選定するようにする。例えば、保護膜112は30Å〜100Åの厚さに形成することが好ましい。
図5に示すように、素子分離膜用第2絶縁膜114を形成する。第2絶縁膜114はHDP酸化膜で形成することが好ましい。第2絶縁膜114を形成する工程の際に、トレンチ(図4の109)の下部よりエッチング停止膜108の上部領域でさらに厚く形成するオーバーハング(overhang)が発生し、トレンチ(図4の109)を完全に充填することが難しい。これにより、第2絶縁膜114を形成した後、エッチング工程を行い、エッチング停止膜108の上部に厚く形成された第2絶縁膜114を一部除去することにより、後続のギャップフィル工程を容易に行うことを可能にする。次いで、素子分離膜用第3絶縁膜116を形成する。第3絶縁膜116は、第1絶縁膜110よりも膜質が緻密なHDP酸化膜で形成することが好ましい。このように、絶縁膜形成工程とエッチング工程を繰り返し行って第2絶縁膜114と第3絶縁膜116を形成しても、第1導電膜104は保護膜112によって保護される。よって、第1導電膜104の酸化を防止することができる。
図6に示すように、エッチング停止膜(図5の108)が現れるように研磨工程(例えば、化学的機械的研磨工程(CMP))を行った後、エッチング停止膜(図5の108)およびバッファ膜(図5の106)を除去する。素子分離膜117のEFH(effective field oxide height)調節のためのエッチング工程を行う。
素子分離膜117のEFH調節のためのエッチング工程は酸化膜を除去する工程なので、第1導電膜104の表面に形成された保護膜112まで除去される。ところが、保護膜112は、図5に示すように、素子分離膜117を形成する過程で第1導電膜104の酸化を抑制したため、第1導電膜104の損失を防止することができる。
図7に示すように、素子分離膜117および第1導電膜104の表面に沿って誘電体膜118を形成した後、誘電体膜118の上部にコントロールゲート用第2導電膜120を形成する。
〔他の実施例〕
図8〜図14は本発明の他の実施例に係るフラッシュメモリ素子の形成方法を説明するための断面図である。
図8〜図14は本発明の他の実施例に係るフラッシュメモリ素子の形成方法を説明するための断面図である。
図8に示すように、半導体基板200の上部の活性領域にトンネル絶縁膜202、フローティングゲート用第1導電膜204、第1導電膜204を保護するためのバッファ膜206、およびエッチング停止膜208を順次形成する。トンネル絶縁膜202は酸化工程を行って酸化膜で形成することが好ましい。第1導電膜204はポリシリコン膜で形成することが好ましい。バッファ膜206は酸化膜で形成することが好ましく、エッチング停止膜208は窒化膜で形成することが好ましい。
図9に示すように、エッチング停止膜208の上部に素子分離領域が開放されたマスクパターン(図示せず)を形成し、マスクパターン(図示せず)に応じてエッチング工程を行ってエッチング停止膜208、バッファ膜206、第1導電膜204、およびトンネル絶縁膜202をパターニングし、露出した半導体基板200をエッチングしてトレンチ209を形成する。
次いで、マスクパターン(図示せず)は除去する。図示してはいないが、トレンチ209を形成した後、トレンチ209および第1導電膜204の表面を保護するために、トレンチ209が形成された半導体基板200の表面に沿って絶縁膜(図示せず)を形成することもできる。
図10に示すように、トレンチ209の下部を充填するために、素子分離膜用第1絶縁膜210を形成する。第1絶縁膜210は、酸化膜および流動性酸化膜の複層で形成し、流動性酸化膜の単層で形成することが好ましい。流動性酸化膜は、例えば、流動性に優れたSOD(spin on glass)膜で形成することができる。次いで、ウェットエッチング工程を行って第1絶縁膜210を除去するが、トレンチ209の下部には第1絶縁膜210を残留させる。これは、流動性酸化膜が流動性に優れるため、トレンチ209の下部を充填することが容易であり、これによりトレンチ209のアスペクト比(aspectratio)を減らすことができる。第1絶縁膜210のエッチング工程によって第1導電膜204の一部が露出してしまう。具体的に、第1絶縁膜210はエッチング工程によって第1導電膜204の側壁の一部が露出してしまうU字状となり、トンネル絶縁膜202が露出しない深さとなるようにすることが好ましい。
図11に示すように、第1導電膜204の酸化を防止するために、第1導電膜204が形成された半導体基板200の表面に沿って第1保護膜212を形成する。第1保護膜212は酸化膜で形成することが好ましく、10Å〜100Åの厚さに形成することが好ましい。特に、酸化膜はラジカル酸化工程(radical oxidation)またはCVD(chemical vapor deposition)法によって形成することが好ましい。ラジカル酸化工程は、急速な酸化反応をしないので、第1導電膜204の表面に安定的に第1保護膜212を形成することができる。CVD法は600℃〜800℃の温度の熱を加えて行うことができるが、DCS(SiH2Cl2)ガスとN2Oガスの混合ガスを用いる場合には750℃〜800℃の温度で行うことが好ましい。また、SiH4ガスとN2Oガスの混合ガスを用いる場合には、730℃〜780℃の温度で行うことが好ましく、TEOS(tetraethyl ortho silicate)ガスを分解させて作った酸化膜で形成する場合には、600℃〜700℃の温度で行うことが好ましい。
次いで、第1保護膜212の表面に沿って第2保護膜214をさらに形成する。第2保護膜214は、HDP酸化膜の形成過程において酸化膜に比べて相対的に酸化耐性がさらに高い窒化膜で形成することが好ましい。このために、窒化膜は少なくとも30Åの厚さに形成するが、トレンチ209の側壁に対向して形成された第2保護膜214が互いに接しない厚さの範囲内で形成する。例えば、第2保護膜214は30Å〜100Åの厚さに形成することが好ましい。形成方法は、CVD法を使用するが、この際、650℃〜750℃の温度の熱を加えてDCS(SiH2Cl2)ガスとNH3ガスの混合ガス、およびSiH4ガスとNH3ガスの混合ガスを用いることができる。
図12に示すように、素子分離膜用絶縁膜を形成する。絶縁膜を形成するとき、ボイドなしでトレンチ(図11の209)を完全に充填することが難しいので、絶縁膜は、多数の工程に分けて形成することが好ましい。例えば、第2保護膜(図11の214)が形成された半導体基板200上に第2絶縁膜216を形成する。第2絶縁膜216は、HDP酸化膜で形成することが好ましい。特に、第2絶縁膜216を形成する工程において、窒化膜としての第2保護膜(図11の214)が酸化膜の第2保護膜214aに変わる。これはHDP酸化膜の形成工程中に発生する酸化現象である。第1保護膜212および第2保護膜214aは第1導電膜204の代わりに酸化して第1導電膜204を保護することができる。これにより、第1保護膜212および第2保護膜214aは酸化膜215になる。
第2絶縁膜216を形成した後は、エッチング停止膜208の上部領域に厚く形成された第2絶縁膜216を除去するためのエッチング工程を行う。このように、絶縁膜の形成工程とエッチング工程を繰り返し行うことにより、トレンチ(図11の209)のアスペクト比を低めることができる。次いで、素子分離膜用第3絶縁膜218を形成する。第3絶縁膜218は第1絶縁膜210よりも膜質が緻密なHDP酸化膜で形成することが好ましい。
上述したように、素子分離膜用第2絶縁膜216および第3絶縁膜218を形成する工程の際に、第1導電膜204は第1保護膜212および第2保護膜214によって保護されるので、第1導電膜204の表面がさらに酸化しない。
図13に示すように、エッチング停止膜(図12の208)が露出するように研磨工程(例えば、化学的機械的研磨工程(CMP))を行った後、エッチング停止膜(図12の208)およびバッファ膜(図12の206)を除去する。次いで、素子分離膜219のEFH(effective field oxide height)調節のためのエッチング工程を行う。
素子分離膜219のEHF調節のためのエッチング工程は、酸化膜を除去する工程なので、第1導電膜204の表面に形成された第1保護膜212および第2保護膜214aまで除去される。ところが、第1保護膜212および第2保護膜214aは、図12の説明で詳述したように、素子分離膜219を形成する過程において第1導電膜204の酸化を抑制したため、第1導電膜204の損失を防止することができる。
図14に示すように、素子分離膜219および第1導電膜204の表面に沿って誘電体膜220を形成した後、誘電体膜220の上部にコントロールゲート用第2導電膜222を形成する。
本発明の技術的思想は好適な実施例で具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに注意すべきである。また、本発明の技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲な内で多様な変形を加え得ることが理解できるであろう。
100…半導体基板、102…トンネル絶縁膜、104…第1導電膜、106…バッファ膜、108…エッチング停止膜、109…トレンチ、110…第1絶縁膜、112…保護膜、114…第2絶縁膜、116…第3絶縁膜、117…素子分離膜、118…誘電体膜、120…第2導電膜、200…半導体基板、202…トンネル絶縁膜、204…第1導電膜、206…バッファ膜、208…エッチング停止膜、209…トレンチ、210…第1絶縁膜、212…第1保護膜、214…第2保護膜、216…第2絶縁膜、218…第3絶縁膜、219…素子分離膜、220…誘電体膜、222…第2導電膜
Claims (22)
- 活性領域にトンネル絶縁膜および第1導電膜が積層され、素子分離領域にトレンチが形成された半導体基板を提供する段階と、
前記トレンチ内に第1絶縁膜を形成する段階と、
前記第1導電膜および前記第1絶縁膜の表面に沿って前記第1導電膜を保護する保護膜を形成する段階と、
前記第1絶縁膜の上部に第2絶縁膜を形成して素子分離膜を形成する段階とを含む、フラッシュメモリ素子の形成方法。 - 前記保護膜は酸化膜で形成することを特徴とする、請求項1に記載のフラッシュメモリ素子の形成方法。
- 前記保護膜は酸化膜および窒化膜で形成し、または前記窒化膜の形成後に前記窒化膜の表面を酸化させて形成することを特徴とする、請求項1に記載のフラッシュメモリ素子の形成方法。
- 前記酸化膜はラジカル酸化工程で形成することを特徴とする、請求項2に記載のフラッシュメモリ素子の形成方法。
- 前記酸化膜はCVD法で形成することを特徴とする、請求項2に記載のフラッシュメモリ素子の形成方法。
- 前記CVD法は、熱を加えながらDCS(SiH2Cl2)ガスとN2Oガスとの混合ガス、またはSiH4ガスとN2Oガスとの混合ガス、またはTEOSガスを用いることを特徴とする、請求項5に記載のフラッシュメモリ素子の形成方法。
- 前記窒化膜は30Å〜100Åの厚さに形成することを特徴とする、請求項3に記載のフラッシュメモリ素子の形成方法。
- 前記窒化膜はCVD法で形成することを特徴とする、請求項3に記載のフラッシュメモリ素子の形成方法。
- 前記CVD法は、650℃〜750℃の温度を加えてDCS(SiH2Cl2)ガスとNH3ガスとの混合ガス、またはSiH4ガスとNH3ガスとの混合ガスを用いることを特徴とする、請求項8に記載のフラッシュメモリ素子の形成方法。
- 前記窒化膜は、前記第2絶縁膜を形成するときに酸化膜に変形することを特徴とする、請求項3に記載のフラッシュメモリ素子の形成方法。
- 前記保護膜を形成した後、熱処理工程を行う段階をさらに含むことを特徴とする、請求項1に記載のフラッシュメモリ素子の形成方法。
- 前記熱処理工程は、850℃〜900℃の温度を加えて30分〜60分間行うことを特徴とする、請求項11に記載のフラッシュメモリ素子の形成方法。
- 前記第1絶縁膜は流動性酸化膜で形成することを特徴とする、請求項1に記載のフラッシュメモリ素子の形成方法。
- 前記流動性酸化膜はSOG膜で形成することを特徴とする、請求項13に記載のフラッシュメモリ素子の形成方法。
- 前記第2絶縁膜および第3絶縁膜は前記第1絶縁膜より膜質が緻密な膜で形成することを特徴とする、請求項1に記載のフラッシュメモリ素子の形成方法。
- 前記膜質が緻密な膜はHDP酸化膜で形成することを特徴とする、請求項15に記載のフラッシュメモリ素子の形成方法。
- 前記第2絶縁膜を形成した後に、エッチング工程を行ってアスペクト比を低めることを特徴とする、請求項1に記載のフラッシュメモリ素子の形成方法。
- 前記エッチング工程を行った後に、残留する前記第2絶縁膜の上部に第3絶縁膜を形成する段階をさらに含むことを特徴とする、請求項17に記載のフラッシュメモリ素子の形成方法。
- 前記半導体基板を提供する段階において、
前記第1導電膜の上部にエッチング停止膜を形成する段階をさらに含むことを特徴とする、請求項1に記載のフラッシュメモリ素子の形成方法。 - 前記第1導電膜と前記エッチング停止膜との間にバッファ膜を形成する段階をさらに含むことを特徴とする、請求項19に記載のフラッシュメモリ素子の形成方法。
- 前記バッファ膜は酸化膜で形成することを特徴とする、請求項20に記載のフラッシュメモリ素子の形成方法。
- 前記エッチング停止膜を形成する場合、
前記素子分離膜を形成する段階の後に、前記エッチング停止膜を除去する段階と、
前記第1導電膜および前記素子分離膜の表面に沿って誘電体膜を形成する段階と、
前記誘電体膜の上部に第2導電膜を形成する段階をさらに含むことを特徴とする、請求項19に記載のフラッシュメモリ素子の形成方法。
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