KR20090000399A - 플래시 메모리 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 플로팅 게이트용 도전막의 표면에 보호막을 형성함으로써, 소자 분리막용 산화막을 형성하는 공정 시, 도전막이 손실되는 것을 방지할 수 있으며, 이로써, 플로팅 게이트의 전하 트랩 특성 저하를 방지할 수 있으므로 반도체 소자의 수율을 향상시킬 수 있는 방법을 개시한다.
플로팅 게이트, 보호막, 산화막, 질화막, 라디컬 산화공정

Description

플래시 메모리 소자의 형성 방법{Method of forming a flash memory device}
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2g는 본 발명의 다른 실시예에 따른 플래시 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판 102, 202 : 터널 절연막
104, 204 : 제1 도전막 106, 206 : 버퍼막
108, 208 : 식각 정지막 110, 210 : 제1 절연막
112 : 보호막 114, 216 : 제2 절연막
116, 218 : 제3 절연막 212 : 제1 보호막
214 : 제2 보호막 118, 220 : 유전체막
120, 222 : 제2 도전막
본 발명은 플래시 메모리 소자의 형성 방법에 관한 것으로, 특히 소자 분리막 형성 공정시 플로팅 게이트용 도전막의 손상을 방지하기 위한 플래시 메모리 소자의 형성 방법에 관한 것이다.
반도체 메모리 소자의 집적도가 증가함에 따라 게이트의 폭뿐만 아니라, 게이트 간의 간격 또한 좁아지고 있다. 이렇게 미세한 패턴을 형성하기 위해서는 반도체 메모리 소자의 형성 공정도 개발되고 있는데, 플래시 메모리 소자를 예로 들면 다음과 같다.
플래시 메모리 소자의 메모리 셀 어레이는 다수개의 메모리 셀 스트링을 포함한다. 각각의 메모리 셀 스트링은 다수개의 메모리 셀들 및 셀렉트 트랜지스터들을 포함한다. 각각의 메모리 셀 스트링에 형성되어 있는 메모리 셀 들이 스트링 단위로 격리되기 위해서 스트링과 스트링 사이에 소자 분리막이 형성되어 있다.
종래에는 반도체 기판에 소자 분리막을 먼저 형성하고 난 이후에 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 구조의 메모리 셀을 형성하였다. 하지만, 반도체 메모리 소자의 집적도 증가로 인하여 게이트 패터닝 공정이 어려워지게 되었으며, 이를 해결하고자 자기정렬 소자분리 방법(Self Align STI scheme)이 개발되었다.
자기정렬 소자분리 방법은 반도체 기판상에 터널 절연막 및 플로팅 게이트용 도전막을 형성하고, 패터닝 공정을 실시할 때 소자분리 영역을 동시에 형성하므로 플로팅 게이트와 소자 분리 영역 간에 정렬 오차 발생을 방지할 수 있다. 보다 구 체적으로 설명하면 다음과 같다.
플래시 메모리 소자를 제조하는 경우, 반도체 기판상에 터널 절연막, 플로팅 게이트용 제1 도전막, 버퍼막 및 식각 정지막을 순차적으로 형성한다. 소자 분리 영역이 개방된 마스크 패턴을 사용하여 식각 정지막, 버퍼막, 제1 도전막 및 터널 절연막을 순차적으로 패터닝하고, 노출된 반도체 기판을 식각하여 트렌치를 형성한다. 트렌치 내부에 소자 분리막용 절연막을 형성하는데, 절연막은 산화공정을 실시하여 산화막으로 형성할 수 있다. 트랜치 내부에 절연막을 완전히 채우기 위하여 절연막 형성 공정을 수행한다.
특히, 절연막으로 HDP 산화막을 형성하는 경우에는 급속 산화로 인해 제1 도전막의 노출된 면이 산화될 수 있다. 제1 도전막에서 산화된 부분은 소자 분리막의 식각 공정 시에 함께 제거되어 손상을 발생할 수 있다. 이러한 제1 도전막의 손상은 후속 식각 공정을 수행할수록 더욱 증가되어 결함(fail)을 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 플로팅 게이트용 도전막의 표면에 보호막을 형성하고, 소자 분리막의 형성 및 식각 공정을 진행함으로써 도전막의 손실을 억제할 수 있다.
본 발명에 따른 플래시 메모리 소자의 형성 방법은, 활성영역에 터널 절연막 및 제1 도전막이 적층되고, 소자 분리 영역에 트렌치가 형성된 반도체 기판이 제공된다. 트렌치 내에 제1 절연막을 형성한다. 제1 도전막 및 제1 절연막의 표면을 따라 제1 도전막을 보호하는 보호막을 형성한다. 제1 절연막 상부에 제2 절연막을 형성하여 소자 분리막을 형성하는 단계를 포함하는 플래시 메모리 소자의 형성 방법으로 이루어진다.
보호막은 산화막으로 형성하고, 보호막은 산화막 및 질화막으로 형성하거나, 질화막 형성 후 질화막 표면을 산화시켜 형성한다.
산화막은 라디컬(radical) 산화공정으로 형성하며, 산화막은 화학적 기상 증착법(CVD)으로 형성한다.
화학적 기상 증착법(CVD)은 열을 가하면서 DCS(SiH2Cl2) 가스와 N2O 가스의 혼합 가스를 이용하거나, SiH4 가스와 N2O 가스를 혼합한 가스를 이용하거나, TEOS 가스를 이용한다.
질화막은 30Å 내지 100Å의 두께로 형성하며, 질화막은 화학적 기상 증착법(CVD)으로 형성한다.
화학적 기상 증착법(CVD)은 650℃ 내지 750℃의 온도를 가하여 DCS(SiH2Cl2) 가스와 NH3 가스를 혼합한 가스를 이용하거나, SiH4 가스와 NH3 가스를 혼합한 가스를 이용한다.
질화막은 상기 제2 절연막을 형성할 때, 산화막으로 변형되며, 보호막을 형성한 이후에, 열처리 공정을 실시하는 단계를 더 포함한다.
열처리 공정은 850℃ 내지 900℃의 온도를 가하여 30분 내지 60분 동안 실시한다.
제1 절연막은 유동성 산화막(flowable oxide)으로 형성하며, 유동성 산화막은 SOG막으로 형성한다.
제2 및 제3 절연막은 제1 절연막보다 막질이 치밀한 막으로 형성하며, 막질이 치밀한 막은 HDP 산화막으로 형성한다.
제2 절연막을 형성한 이후에 식각 공정을 실시하여 종횡비를 낮추며, 식각 공정을 실시한 이후에, 잔류하는 상기 제2 절연막의 상부에 제3 절연막을 형성하는 단계를 더 포함한다.
반도체 기판이 제공되는 단계에서, 제1 도전막의 상부에 식각 정지막을 형성하는 단계를 더 포함하며, 제1 도전막과 식각 정지막 사이에 버퍼막을 형성하며, 버퍼막은 산화막으로 형성한다.
식각 정지막을 형성하는 경우, 소자 분리막을 형성하는 단계 이후에 식각 정지막을 제거한다. 제1 도전막 및 소자 분리막의 표면을 따라 유전체막을 형성한다. 유전체막의 상부에 제2 도전막을 형성하는 단계를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되 는 것이다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 터널 절연막(102), 플로팅 게이트용 제1 도전막(104), 제1 도전막(104)을 보호하기 위한 버퍼막(106) 및 식각 정지막(108)을 순차적으로 형성한다. 터널 절연막(102)은 산화공정을 실시하여 산화막으로 형성하는 것이 바람직하다. 제1 도전막(104)은 폴리실리콘막으로 형성하는 것이 바람직하다. 버퍼막(106)은 산화막으로 형성하는 것이 바람직하며, 식각 정지막(108)은 질화막으로 형성하는 것이 바람직하다.
도 1b를 참조하면, 식각 정지막(108)의 상부에 소자 분리 영역이 개방된 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)에 따라 식각 공정을 실시하여 식각 정지막(108), 버퍼막(106), 제1 도전막(104) 및 터널 절연막(102)을 패터닝하고, 노출된 반도체 기판(100)을 식각하여 트렌치(109)를 형성한다. 이어서, 마스크 패턴(미도시)은 제거한다. 도시되지는 않았지만, 트렌치(109)를 형성한 이후에, 트렌치(109) 및 제1 도전막(104)의 표면을 보호하기 위하여 트렌치(109)가 형성된 반도체 기판(100)의 표면을 따라 절연막(미도시)을 형성할 수도 있다.
도 1c를 참조하면, 트렌치(109)의 하부를 채우기 위하여 소자 분리막용 제1 절연막(110)을 형성한다. 제1 절연막(110)은 산화막 및 유동성 산화막(flowable oxide)의 복층으로 형성하거나, 유동성 산화막의 단층으로 형성하는 것이 바람직하다. 유동성 산화막은, 예를 들면 SOG(spin on glass)막으로 형성할 수 있기 때문에 트렌치(109)의 하부를 채우기가 용이하다. 이어서, 습식 식각 공정을 실시하여 제1 절연막(110)을 제거하되, 트렌치(109)의 하부를 채우는 제1 절연막(110)은 잔류시킨다. 이로써, 트렌치(109)의 종횡비(aspect ratio)를 낮출 수 있다. 제1 절연막(110)은 식각 공정으로 인하여 제1 도전막(104)의 측벽 일부가 노출되는 U자 형태가 되며, 터널 절연막(102)이 노출되지 않는 깊이가 되도록 하는 것이 바람직하다.
도 1d를 참조하면, 제1 도전막(104)의 산화를 방지하기 위하여 제1 도전막(104)이 형성된 반도체 기판(100)의 표면을 따라 보호막(112)을 형성한다. 또한, 보호막(112)은 후속 습식 식각 공정 시, 제1 도전막(104)의 표면 손상을 방지하기 위하여 형성하기도 한다. 이에 따라, 보호막(112)은 보호막은 산화막으로 형성하는 것이 바람직하다. 또는, 보호막(112)은 산화막 및 질화막으로 형성하거나, 상기 질화막 형성 후 상기 질화막 표면을 산화시켜 형성할 수 있다. 특히, 산화막은 라디컬 산화공정(radical oxidation) 또는 화학적 기상 증착법(chemical vapor deposition; CVD)으로 형성하는 것이 바람직하다. 라디컬 산화공정은 급속적인 산화 반응을 발생하지 않으므로 제1 도전막(104)의 표면에 안정적으로 보호막(112)을 형성할 수 있다. 화학적 기상 증착법(CVD)은 600℃ 내지 800℃의 온도를 가하면서 실시할 수 있으나, DCS(SiH2Cl2) 가스와 N2O 가스의 혼합 가스를 이용할 때에는 750℃ 내지 800℃의 온도에서 실시하는 것이 바람직하다. 또한, SiH4 가스와 N2O 가스를 혼합한 가스를 이용하는 경우에는 730℃ 내지 780℃의 온도에서 실시하는 것이 바람직하며, TEOS(tetra ethyl ortho silicate) 가스를 분해시켜 만든 산화막으로 형성할 때에는 600℃ 내지 700℃의 온도에서 실시하는 것이 바람직하다.
이어서, 보호막(112)이 후속 식각 공정 시 쉽게 제거되어 제1 도전막(104)이 노출되는 것을 방지하기 위하여 보호막(112)이 형성된 반도체 기판(100)에 열처리 공정을 실시한다. 열처리 공정은 보호막(112)의 물성(밀도)을 견고하게 하여 후속 식각 공정 시 보호막(112)의 식각 속도를 늦추어 준다. 열처리 공정은 850℃ 내지 900℃의 온도를 가하여 적어도 30분 동안 실시하며, 바람직하게는 30분 내지 60분 동안 실시한다. 보호막(112)의 두께는 후속 형성할 HDP(high density plasma) 산화막의 형성 공정에서 제1 도전막(104)의 산화를 방지할 수 있을 만큼 형성해야 하므로 적어도 30Å의 두께로 형성하되, HDP 산화막의 형성을 고려하여 최대 두께를 선정하도록 한다. 예를 들면, 보호막(112)은 30Å 내지 100Å의 두께로 형성하는 것이 바람직하다.
도 1e를 참조하면, 소자 분리막용 제2 절연막(114)을 형성한다. 제2 절연막(114)은 HDP 산화막으로 형성하는 것이 바람직하다. 제2 절연막(114)을 형성하는 공정 시, 트렌치(도 1d의 109)의 하부보다 식각 정지막(108) 상부 영역에서 더 두껍게 형성되는 오버행(overhang)이 발생되어 트렌치(도 1d의 109)를 완전히 채우기가 어렵다. 이에 따라, 제2 절연막(114)을 형성한 이후에, 식각 공정을 실시하여 식각 정지막(108)의 상부에 두껍게 형성된 제2 절연막(114)을 일부 제거함으로써 후속 갭필(gapfill) 공정을 용이하게 실시할 수 있도록 한다. 이어서, 소자 분리막용 제3 절연막(116)을 형성한다. 제3 절연막(116)은 HDP 산화막으로 형성하는 것이 바람직하다. 이처럼, 절연막 형성 공정과 식각 공정을 반복 실시하여 제2 절연막(114)과 제3 절연막(116)을 형성하더라도, 제1 도전막(104)은 보호막(112)에 의해 보호되므로 제1 도전막(104)이 산화되는 것을 방지할 수 있다.
도 1f를 참조하면, 식각 정지막(도 1e의 108)이 드러나도록 연마공정(예를 들면, 화학적 기계적 연마공정(CMP))을 실시한 후, 식각 정지막(도 1e의 108) 및 버퍼막(도 1e의 106)을 제거한다. 소자 분리막(117)의 EFH(effective field oxide height) 조절을 위한 식각 공정을 실시한다.
소자 분리막(117)의 EFH 조절을 위한 식각 공정은 산화막을 제거하는 공정이므로, 제1 도전막(104)의 표면에 형성된 보호막(112)까지 제거가 된다. 하지만, 보호막(112)은 도 1e에서 상술한 바와 같이, 소자 분리막(117)을 형성하는 과정에서 제1 도전막(104)의 산화를 억제해주었기 때문에 제1 도전막(104)의 손실을 방지할 수 있다.
도 1g를 참조하면, 소자 분리막(117) 및 제1 도전막(104)의 표면을 따라 유전체막(118)을 형성한 후, 유전체막(118)의 상부에 콘트롤 게이트용 제2 도전막(120)을 형성한다.
도 2a 내지 도 2g는 본 발명의 다른 실시예에 따른 플래시 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(200) 상부에 터널 절연막(202), 플로팅 게이트용 제1 도전막(204), 제1 도전막(204)을 보호하기 위한 버퍼막(206) 및 식각 정지막(208)을 순차적으로 형성한다. 터널 절연막(202)은 산화공정을 실시하여 산화 막으로 형성하는 것이 바람직하다. 제1 도전막(204)은 폴리실리콘막으로 형성하는 것이 바람직하다. 버퍼막(206)은 산화막으로 형성하는 것이 바람직하며, 식각 정지막(208)은 질화막으로 형성하는 것이 바람직하다.
도 2b를 참조하면, 식각 정지막(208)의 상부에 소자 분리 영역이 개방된 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)에 따라 식각 공정을 실시하여 식각 정지막(208), 버퍼막(206), 제1 도전막(204) 및 터널 절연막(202)을 패터닝하고, 노출된 반도체 기판(200)을 식각하여 트렌치(209)를 형성한다. 이어서, 마스크 패턴(미도시)은 제거한다. 도시되지는 않았지만, 트렌치(209)를 형성한 이후에, 트렌치(209) 및 제1 도전막(204)의 표면을 보호하기 위하여 트렌치(209)가 형성된 반도체 기판(200)의 표면을 따라 절연막(미도시)을 형성할 수도 있다.
도 2c를 참조하면, 트렌치(209)의 하부를 채우기 위하여 소자 분리막용 제1 절연막(210)을 형성한다. 제1 절연막(210)은 산화막(oxide film) 및 유동성 산화막(flowable oxide)의 복층으로 형성하거나, 유동성 산화막의 단층으로 형성하는 것이 바람직하다. 유동성 산화막은 예를 들어, 유동성이 좋은 SOG(spin on glass)막으로 형성할 수 있다. 이어서, 습식 식각 공정을 실시하여 제1 절연막(210)을 제거하되, 트렌치(209)의 하부에는 제1 절연막(210)을 잔류시킨다. 이는, 리플로블 산화막이 유동성이 좋기 때문에 트렌치(209)의 하부를 채우기가 용이하며, 이로써 트렌치(209)의 종횡비(aspect ratio)를 줄일 수 있다. 제1 절연막(210)의 식각 공정에 의해 제1 도전막(204)의 일부가 노출된다. 구체적으로, 제1 절연막(210)은 식각 공정으로 인하여 제1 도전막(204)의 측벽 일부가 노출되는 U자 형태가 되며, 터 널 절연막(202)이 노출되지 않는 깊이가 되도록 하는 것이 바람직하다.
도 2d를 참조하면, 제1 도전막(204)의 산화를 방지하기 위하여 제1 도전막(204)이 형성된 반도체 기판(200)의 표면을 따라 제1 보호막(212)을 형성한다. 제1 보호막(212)은 산화막으로 형성하는 것이 바람직하며, 10Å 내지 100Å의 두께로 형성하는 것이 바람직하다. 특히, 산화막은 라디컬 산화공정(radical oxidation) 또는 화학적 기상 증착법(chemical vapor deposition; CVD)으로 형성하는 것이 바람직하다. 라디컬 산화공정은 급속적인 산화 반응을 하지 않으므로 제1 도전막(204)의 표면에 안정적으로 제1 보호막(212)을 형성할 수 있다. 화학적 기상 증착법(CVD)은 600℃ 내지 800℃의 온도를 가하면서 실시할 수 있으나, DCS(SiH2Cl2) 가스와 N2O 가스의 혼합 가스를 이용할 때에는 750℃ 내지 800℃의 온도에서 실시하는 것이 바람직하다. 또한, SiH4 가스와 N2O 가스를 혼합한 가스를 이용하는 경우에는 730℃ 내지 780℃의 온도에서 실시하는 것이 바람직하며, TEOS(tetra ethyl ortho silicate) 가스를 분해시켜 만든 산화막으로 형성할 때에는 600℃ 내지 700℃의 온도에서 실시하는 것이 바람직하다.
이어서, 제1 보호막(212)의 표면을 따라 제2 보호막(214)을 더 형성한다. 제2 보호막(214)은 HDP 산화막의 형성과정에서 산화막에 비하여 상대적으로 산화 내성이 더 높은 질화막으로 형성하는 것이 바람직하다. 이를 위하여, 질화막은 적어도 30Å의 두께로 형성하되, 트렌치(209)의 측벽에 마주보며 형성된 제2 보호막(214)이 서로 접하지 않는 두께 내에서 형성한다. 예를 들면, 제2 보호막(214)은 30Å 내지 100Å의 두께로 형성하는 것이 바람직하다. 형성 방법은, 화학적 기상 증착법(CVD)으로 형성하되, 650℃ 내지 750℃의 온도를 가하여 DCS(SiH2Cl2) 가스와 NH3 가스를 혼합하여 이용하거나, SiH4 가스와 NH3 가스를 혼합한 가스를 이용할 수 있다.
도 2e를 참조하면, 소자 분리막용 절연막을 형성한다. 절연막을 형성할 때, 보이드(void) 없이 트렌치(도 2d의 209)를 완전히 채우기가 어려우므로, 절연막은 다수의 공정으로 나누어 형성하는 것이 바람직하다. 예를 들면, 제2 보호막(도 2d의 214)이 형성된 반도체 기판(200) 상에 제2 절연막(216)을 형성한다. 제2 절연막(216)은 HDP 산화막으로 형성하는 것이 바람직하다. 특히, 제2 절연막(216)을 형성하는 공정에서, 질화막인 제2 보호막(도 2d의 214)이 산화막의 제2 보호막(214a)으로 변하게 된다. 이는, HDP 산화막의 형성 공정 중에 발생하는 산화 현상이며, 제1 및 제2 보호막(212 및 214a)은 제1 도전막(204) 대신 산화되어 제1 도전막(204)을 보호할 수 있다. 이로써 제1 및 제2 보호막(212 및 214a)은 산화막(215)이 된다.
제2 절연막(216)을 형성한 이후에, 식각 정지막(208)의 상부 영역에 두껍게 형성된(overhang) 제2 절연막(216)을 제거하기 위한 식각 공정을 실시한다. 이처럼, 절연막의 형성 공정과 식각 공정을 반복 실시함으로써 트렌치(도 2d의 209)의 종횡비를 낮출 수 있다. 이어서, 소자 분리막용 제3 절연막(218)을 형성한다. 제3 절연막(218)은 HDP 산화막으로 형성하는 것이 바람직하다.
상술한 바와 같이, 소자 분리막용 제2 절연막(216) 및 제3 절연막(218)을 형성하는 공정 시, 제1 도전막(204)은 제1 및 제2 보호막(212 및 214)에 의해 보호되므로 제1 도전막(204)의 표면이 더 산화되지 않는다.
도 2f를 참조하면, 식각 정지막(도 2e의 208)이 드러나도록 연마공정(예를 들면, 화학적 기계적 연마공정(CMP))을 실시한 후, 식각 정지막(도 2e의 208) 및 버퍼막(도 2e의 206)을 제거한다. 이어서, 소자 분리막(219)의 EFH(effective field oxide height) 조절을 위한 식각 공정을 실시한다.
소자 분리막(219)의 EFH 조절을 위한 식각 공정은 산화막을 제거하는 공정이므로, 제1 도전막(204)의 표면에 형성된 제1 및 제2 보호막(212 및 214a)까지 제거가 된다. 하지만, 제1 및 제2 보호막(212 및 214a)은 도 2e의 설명에서 상술한 바와 같이, 소자 분리막(219)을 형성하는 과정에서 제1 도전막(204)의 산화를 억제해주었기 때문에 제1 도전막(204)의 손실을 방지할 수 있다.
도 2g를 참조하면, 소자 분리막(219) 및 제1 도전막(204)의 표면을 따라 유전체막(220)을 형성한 후, 유전체막(220)의 상부에 콘트롤 게이트용 제2 도전막(222)을 형성한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은, 플로팅 게이트용 도전막의 표면에 보호막을 형성함으로써, 소자 분리막용 산화막을 형성하는 공정 시, 도전막이 손실되는 것을 방지할 수 있으며, 이로써, 플로팅 게이트의 전하 트랩 특성 저하를 방지할 수 있으므로 반도체 소자의 수율을 향상시킬 수 있다.

Claims (22)

  1. 활성영역에 터널 절연막 및 제1 도전막이 적층되고, 소자 분리 영역에 트렌치가 형성된 반도체 기판이 제공되는 단계;
    상기 트렌치 내에 제1 절연막을 형성하는 단계;
    상기 제1 도전막 및 상기 제1 절연막의 표면을 따라 상기 제1 도전막을 보호하는 보호막을 형성하는 단계; 및
    상기 제1 절연막 상부에 제2 절연막을 형성하여 소자 분리막을 형성하는 단계를 포함하는 플래시 메모리 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 보호막은 산화막으로 형성하는 플래시 메모리 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 보호막은 산화막 및 질화막으로 형성하거나, 상기 질화막 형성 후 상기 질화막 표면을 산화시켜 형성하는 플래시 메모리 소자의 형성 방법.
  4. 제 2 항에 있어서,
    상기 산화막은 라디컬(radical) 산화공정으로 형성하는 플래시 메모리 소자의 형성 방법.
  5. 제 2 항에 있어서,
    상기 산화막은 화학적 기상 증착법(CVD)으로 형성하는 플래시 메모리 소자의 형성 방법.
  6. 제 5 항에 있어서,
    상기 화학적 기상 증착법(CVD)은 열을 가하면서 DCS(SiH2Cl2) 가스와 N2O 가스의 혼합 가스를 이용하거나, SiH4 가스와 N2O 가스를 혼합한 가스를 이용하거나, TEOS 가스를 이용하는 플래시 메모리 소자의 형성 방법.
  7. 제 3 항에 있어서,
    상기 질화막은 30Å 내지 100Å의 두께로 형성하는 플래시 메모리 소자의 형성 방법.
  8. 제 3 항에 있어서,
    상기 질화막은 화학적 기상 증착법(CVD)으로 형성하는 플래시 메모리 소자의 형성 방법.
  9. 제 8 항에 있어서,
    상기 화학적 기상 증착법(CVD)은 650℃ 내지 750℃의 온도를 가하여 DCS(SiH2Cl2) 가스와 NH3 가스를 혼합한 가스를 이용하거나, SiH4 가스와 NH3 가스를 혼합한 가스를 이용하는 플래시 메모리 소자의 형성 방법.
  10. 제 3 항에 있어서,
    상기 질화막은 상기 제2 절연막을 형성할 때, 산화막으로 변형되는 플래시 메모리 소자의 형성 방법.
  11. 제 1 항에 있어서,
    상기 보호막을 형성한 이후에, 열처리 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 형성 방법.
  12. 제 11 항에 있어서,
    상기 열처리 공정은 850℃ 내지 900℃의 온도를 가하여 30분 내지 60분 동안 실시하는 플래시 메모리 소자의 형성 방법.
  13. 제 1 항에 있어서,
    상기 제1 절연막은 유동성 산화막(flowable oxide)으로 형성하는 플래시 메모리 소자의 형성 방법.
  14. 제 13 항에 있어서,
    상기 유동성 산화막은 SOG막으로 형성하는 플래시 메모리 소자의 형성 방법.
  15. 제 1 항에 있어서,
    상기 제2 및 제3 절연막은 상기 제1 절연막보다 막질이 치밀한 막으로 형성 하는 플래시 메모리 소자의 형성 방법.
  16. 제 15 항에 있어서,
    상기 막질이 치밀한 막은 HDP 산화막으로 형성하는 플래시 메모리 소자의 형성 방법.
  17. 제 1 항에 있어서,
    상기 제2 절연막을 형성한 이후에 식각 공정을 실시하여 종횡비를 낮추는 플래시 메모리 소자의 형성 방법.
  18. 제 17 항에 있어서,
    상기 식각 공정을 실시한 이후에, 잔류하는 상기 제2 절연막의 상부에 제3 절연막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 형성 방법.
  19. 제 1 항에 있어서, 상기 반도체 기판이 제공되는 단계에서,
    상기 제1 도전막의 상부에 식각 정지막을 형성하는 단계를 더 포함하는 플래 시 메모리 소자의 형성 방법.
  20. 제 19 항에 있어서,
    상기 제1 도전막과 상기 식각 정지막 사이에 버퍼막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 형성 방법.
  21. 제 20 항에 있어서,
    상기 버퍼막은 산화막으로 형성하는 플래시 메모리 소자의 형성 방법.
  22. 제 19 항에 있어서, 상기 식각 정지막을 형성하는 경우,
    상기 소자 분리막을 형성하는 단계 이후에 상기 식각 정지막을 제거하는 단계;
    상기 제1 도전막 및 상기 소자 분리막의 표면을 따라 유전체막을 형성하는 단계; 및
    상기 유전체막의 상부에 제2 도전막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 형성 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8058160B2 (en) 2009-06-25 2011-11-15 Hynix Semiconductor Inc. Method of forming nonvolatile memory device
US11476419B2 (en) 2019-08-16 2022-10-18 Samsung Electronics Co., Ltd. Method for manufacturing a semiconductor device including a low-k dielectric material layer

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101532751B1 (ko) * 2008-09-19 2015-07-02 삼성전자주식회사 반도체 소자 및 그 반도체 소자의 형성 방법
US8580596B2 (en) * 2009-04-10 2013-11-12 Nxp, B.V. Front end micro cavity
CN105448700A (zh) * 2014-05-28 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN105789133B (zh) * 2014-12-24 2019-09-20 上海格易电子有限公司 一种闪存存储单元及制作方法
CN107731849B (zh) * 2017-08-25 2019-02-12 长江存储科技有限责任公司 3d nand闪存沟道孔的制备方法及3d nand闪存

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100568100B1 (ko) * 2001-03-05 2006-04-05 삼성전자주식회사 트렌치형 소자 분리막 형성 방법
US6699799B2 (en) * 2001-05-09 2004-03-02 Samsung Electronics Co., Ltd. Method of forming a semiconductor device
US6787409B2 (en) * 2002-11-26 2004-09-07 Mosel Vitelic, Inc. Method of forming trench isolation without grooving
KR20050002318A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 반도체 소자의 절연층 형성 방법
KR100613278B1 (ko) * 2003-12-27 2006-08-18 동부일렉트로닉스 주식회사 트랜치 아이솔레이션을 갖는 불휘발성 메모리 소자의 제조방법
JP2005332885A (ja) * 2004-05-18 2005-12-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7332408B2 (en) * 2004-06-28 2008-02-19 Micron Technology, Inc. Isolation trenches for memory devices
KR100580117B1 (ko) * 2004-09-03 2006-05-12 에스티마이크로일렉트로닉스 엔.브이. 반도체 메모리 소자의 소자 분리막 형성방법
KR100556527B1 (ko) * 2004-11-04 2006-03-06 삼성전자주식회사 트렌치 소자 분리막 형성 방법 및 불휘발성 메모리 장치의제조 방법
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8058160B2 (en) 2009-06-25 2011-11-15 Hynix Semiconductor Inc. Method of forming nonvolatile memory device
US11476419B2 (en) 2019-08-16 2022-10-18 Samsung Electronics Co., Ltd. Method for manufacturing a semiconductor device including a low-k dielectric material layer

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