KR101532751B1 - 반도체 소자 및 그 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 형성 방법 및 반도체 소자를 제공한다. 이 방법은 반도체 기판에 트렌치를 형성하여 활성 영역을 정의하는 단계, 상기 트렌치의 측벽 및 하면에 산화막을 형성하는 단계, 및 상기 산화막 상에 질화막을 형성하는 단계를 포함하되, 상기 산화막의 전도 밴드 오프셋은 같은 두께의 열 산화막의 전도 밴드 오프셋보다 크다.
전도 밴드 오프셋, 소자 분리막, 트렌치 측벽 산화막, 라이너(liner) 질화막

Description

반도체 소자 및 그 반도체 소자의 형성 방법{SEMICONDUCTOR DEVICE AND FORMING METHOD OF THE SAME}
본 발명은 반도체 소자에 관한 것이며, 더 구체적으로 소자분리막 형성에 관한 것이다.
반도체 소자의 누설전류 증가는 소모전력 및 발열의 증가로 이어질 수 있다. 이에 따라, 상기 반도체 소자의 성능 및 신뢰성은 감소할 수 있다. 예를 들어, 상기 반도체 소자가 모바일(mobile) 전기 제품에 탑재되는 경우, 상기 반도체 소자의 누설전류는 휴대용 배터리의 사용시간을 감소시킬 수 있다. 상기 반도체 소자의 집적도가 증가함에 따라, 상기 누설전류는 트랜지스터의 오프 상태(off-state)의 누설 전류, DIBL (Drain-Induced Barrier Lowering)에 의한 누설 전류, 및 핫 케리어(hot carrier)에 의한 누설전류에 기인할 수 있다. NMOSFET과 PMOSFET의 동작 전압(operation voltage)이 감소함에 따라, 게이트 채널 길이가 감소함에 따라, 핫 케리어에 의한 누설전류가 더욱 신뢰성에 영향을 미칠 수 있다. 또한, PMOSFET에서 발생한 핫 케리어는 신뢰성뿐만 아니라 반도체 소자의 누설 전류에 심각한 영향을 줄 수 있다.
본 발명의 해결하고자 하는 일 기술적 과제는 HEIP 특성이 우수한 반도체 소자를 제공하는 것이다.
본 발명의 해결하고자 하는 일 기술적 과제는 HEIP 특성이 우수한 반도체 소자의 형성 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판에 트렌치를 형성하여 활성 영역을 정의하는 단계, 상기 트렌치의 측벽 및 하면에 산화막을 형성하는 단계, 및 상기 산화막 상에 질화막을 형성하는 단계를 포함하되, 상기 산화막의 전도 밴드 오프셋은 같은 두께의 열 산화막의 전도 밴드 오프셋보다 크다.
본 발명의 일 실시예에 있어서, 상기 산화막을 형성하는 단계는 상기 트렌치가 형성된 상기 반도체 기판 전면에 콘퍼멀하게 반도체막을 증착하는 단계, 및 상기 반도체막을 산화시키는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체막은 폴리실리콘 또는 비정질 실리콘(amorphous)일 수 있다.
본 발명의 일 실시예에 있어서, 상기 트렌치 상에 콘퍼멀하게 반도체막을 증착하는 단계는 원자층 증착법 또는 화학 기상 증착법 중에서 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체막을 산화시키는 단계는 공정 가스를 분해하여 활성 산소 원자 생성하는 단계, 및 상기 활성 산소 원자를 이용하여 상기 반도체막을 산화시키는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 공정 가스는 O2, O2+H2, N2O, 및 N2O+H2 중에서 하나 이상을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 공정 가스는 불활성 가스를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 산화막은 활성 산소 원자로 형성하되, 상기 활성 산소 원자는 플라즈마, 자외선, 열 중에서 적어도 하나를 가지고 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 플라즈마는 DC 플라즈마, AC 플라즈마, RF 플라즈마, 및 초고주파 플라즈마 중에서 적어도 하나로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 기판에 RF 바이어스를 인가하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 기판에 트렌치를 형성하여 활성 영역을 정의하는 단계는 상기 반도체 기판 상에 버퍼 산화막, 하드마스크막을 적층하는 단계, 및 하드 마스크 패턴, 버퍼 산화 패턴, 및 상기 반도체 기판에 트렌치를 형성하는 단계 중에서 하나 이상을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 트렌치를 채우는 소자 분리막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 하드 마스크 패턴 및 상기 버퍼 산화 패턴을 제거하는 단계, 및 상기 반도체 기판 상에 게이트 절연막, 및 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 기판에 트렌치를 형성하여 활성 영역을 정의하는 단계는 상기 반도체 기판 상에 터널 절연막, 부유 게이트 도전막, 하드 마스크막을 형성하는 단계, 및 터널 절연 패턴, 부유 게이트 패턴, 하드 마스크 패턴, 및 상기 반도체 기판에 트렌치를 형성하는 단계 중에서 하나 이상을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 소자의 형성 방법은 상기 트렌치를 채우는 소자분리막을 형성하는 단계, 및 상기 소자 분리막을 평탄화하는 단계, 및 상기 부유 게이트 패턴 상에 블로킹 절연막, 및 제어 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판에 활성 영역을 정의하는 트렌치, 상기 트렌치의 측벽 및 하면에 형성된 라디칼 산화막, 상기 라디칼 산화막 상에 형성된 질화막, 및 상기 트렌치를 채우는 소자분리막을 포함하되, 상기 라디칼 산화막의 전도 밴드 오프셋은 같은 두께의 열 산화막의 전도 밴드 오프셋보다 크다.
본 발명의 일 실시예에 있어서, 상기 라디칼 산화막은 반도체막을 산화시키어 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 활성 영역의 일부 또는 전부 상에 배치 된 게이트 절연 패턴, 및 게이트 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 활성 영역의 일부 또는 전부 상에 차례로 적층된 터널 절연 패턴, 부유 게이트 패턴, 블로킹 절연 패턴, 및 제어 게이트 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 얇은 트렌치 소자 분리(shallow trench isolation)에서 측벽 산화막의 전도 밴드 오프셋을 증가시키어, HEIP 특성을 개선할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a은 본 발명의 일 실시예에 따른 반도체 소자의 사시도이다. 도 1b는 도 1a의 I-I' 따른 단면에서의 에너지 밴드 다이어그램이다.
도 1a 및 도 1b를 참조하면, 상기 반도체 소자는 반도체 기판(100)에 활성 영역(110)을 정의하는 트렌치(102), 상기 트렌치(102)의 측벽 및 하면에 형성된 라디칼 산화막(122), 상기 라디칼 산화막(122) 상에 형성된 질화막(124), 및 상기 트렌치(102)를 채우는 소자분리막(126)을 포함한다. 상기 라디칼 산화막(122)의 전도 밴드 오프셋(CBOr)은 같은 두께의 열 산화막의 전도 밴드 오프셋(CBOt)보다 크다. 상기 활성영역(110) 상에 게이트 절연막(150) 및 게이트 전극(160)이 차례로 배치될 수 있다. 상기 게이트 전극(160)은 상기 활성 영역(110)을 가로지를 수 있다.
반도체 소자의 채널(channel) 영역(104)에서 가속된 고에너지 홀(hot hole)은 드레인 영역(106)의 고갈영역(drain depletion region)내에서 충돌 이온화(impact ionization)에 의하여 고에너지 전자(hot electron)를 발생시킬 수 있다. 상기 고 에너지 전자는 드레인(drain) 영역(106)에 인접한 상기 게이트 절연막(150)에 트랩되어, 유효 채널 길이(effective channel length)를 감소시킬 수 있다. 한편, 상기 드레인 영역(106)에서 발생한 고 에너지 전자(hot electron)는 상기 트렌치(102) 주위에 배치된 상기 산화막(122)과 질화막(124)의 계면 또는 상기 질화막(124) 내에 트랩될 수 있다. 일련의 과정은 고에너지 전자 유도 펀치트루(Hot Electron Induced punch-through:HEIP)의 일 메카니즘일 수 있다. 상기 고에너지 전자가 상기 트렌치(102) 주위의 상기 산화막과 질화막(124)의 계면 또는 상기 질화막(124) 내에 트랩되는 것을 억제하기 위하여, 상기 산화막의 두께를 증 가시킬 수 있다. 그러나, 상기 산화막의 두께의 증가는 동일 디자인 룰에 적용할 경우 상기 활성영역(110)의 면적을 감소시켜 트랜지스터의 동작전류를 감소 시킬 수 있으며, 상기 트렌치(102)의 폭도 감소시키므로 이에 따라, 상기 트렌치(102)를 채우는 소자분리막(126)의 형성은 더욱 어렵게 될 수 있다. 한편, 상기 채널 영역(104)과 상기 드레인 영역(106)의 접합의 도핑 농도를 조절하여 상기 접합 영역의 도핑 농도를 완만히 변화시키어 고에너지 홀의 양을 감소시킬 수 있다. 그러나, 상기 접합 영역의 도핑 농도 조절과 짧은 채널 효과(short channel effects)의 제어를 동시에 구현하기 어려울 수 있다.
상기 라디칼 산화막(122) 상에 상기 질화막(124)이 배치될 수 있다. 상기 질화막은 실리콘 질화막일 수 있다. 상기 소자 분리막(126)은 상기 트렌치(102)의 내부를 채울 수 있다. 상기 소자 분리막(126)은 실리콘 산화막일 수 있다. 상기 소자 분리막(126)의 상부면은 실질적으로 상기 활성 영역(110)의 상부면과 동일할 수 있다.
상기 활성 영역(110) 상에 게이트 절연막(150) 및 게이트 전극(160)이 차례로 적층될 수 있다. 상기 게이트 절연막(150)은 열 산화막일 수 있다. 상기 게이트 전극(160)은 도전체일 수 있다. 상기 게이트 전극(160)은 도핑된 반도체, 도체, 및 도체화합물 중에서 적어도 하나를 포함할 수 있다. 상기 게이트 전극(160)은 복층 구조일 수 있다.
도 1b를 참조하면, 상기 산화막은 라디칼 산화막(122)일 수 있다. 상기 라디칼 산화막(122)은 같은 두께의 열 산화막에 비하여 전도 밴도 오프셋을 증가시킬 수 있다. 이에 따라, 상기 라디칼 산화막(122)과 상기 질화막(124) 사이의 트랩되는 전자의 양을 감소시킬 수 있다. 상기 HEIP 특성을 향상시킬 수 있다. 상기 트렌치(102)의 측면에 배치된 상기 라디칼 산화막(122)의 전도 밴드 오프셋(Conduction Band Offset:CBOr)은 열 산화막의 전도 밴드 오프셋(CBOt)보다 클 수 있다. 상기 라디칼 산화막(122)을 통과하는 고 에너지 전자(hot electron)의 확률은 감소할 수 있다. 이에 따라, 상기 라디칼 산화막(122)과 상기 질화막(124) 사이에 트랩되는 전자의 양은 감소할 수 있다.
상기 반도체 기판(100)은 실리콘 기판일 수 있다. 상기 반도체 기판(100)을 식각하여 트렌치(102)를 형성할 수 있다. 상기 트렌치(102)에 의하여 상기 활성 영역(110)이 정의된다. 상기 트렌치(102)의 하부면 및 측면 상에 상기 라디칼 산화막(122)이 배치될 수 있다. 상기 라디칼 산화막(122)은 상기 트렌치(102)가 형성된 상기 반도체 기판(100) 전면에 콘퍼멀하게 반도체막을 증착하고, 상기 반도체막을 산화시키어 형성할 수 있다. 상기 반도체막은 폴리실리콘 또는 비정질 실리콘(amorphous)일 수 있다. 상기 반도체막은 원자층 증착법 또는 화학 기상 증착법으로 형성할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하는 단면도이다.
도 2를 참조하면, 상기 반도체 소자는 반도체 기판(200)에 활성 영역(210)을 정의하는 트렌치(202), 상기 트렌치(202)의 측벽 및 하면에 형성된 라디칼 산화막(222), 상기 라디칼 산화막(222) 상에 형성된 질화막(224), 및 상기 트렌치(202)를 채우는 소자분리막(226)을 포함한다. 상기 라디칼 산화막(222)의 전도 밴드 오 프셋(CBOr)은 같은 두께의 열 산화막의 전도 밴드 오프셋(CBOt)보다 크다. 반도체 소자는 상기 활성 영역(210)의 일부 또는 전부 상에 터널 절연 패턴(250), 부유 게이트 패턴(260), 블로킹 절연 패턴(270), 및 제어 게이트 전극(280)이 차례로 적층될 수 있다. 상기 터널 절연 패턴(250)은 실리콘 산화막일 수 있다. 상기 부유 게이트 패턴(260)은 도핑된 폴리 실리콘일 수 있다. 상기 블로킹 절연 패턴(270)은 복층 구조의 절연막일 수 있다. 상기 제어 게이트 전극(280)은 도전체로 형성될 수 있다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하는 도면 및 그 방법에 따라 형성된 반도체 소자의 도 1a의 I-I'선에 따른 에너지 밴드 다이어그램이다.
상기 반도체 소자의 형성 방법은 반도체 기판(300)에 트렌치(302)를 형성하여 활성 영역(310)을 정의하는 단계, 상기 트렌치(302)의 측벽 및 하면에 라디칼 산화막(322)을 형성하는 단계, 및 상기 라디칼 산화막(322) 상에 질화막(미도시)을 형성하는 단계를 포함한다. 상기 라디칼 산화막(322)의 전도 밴드 오프셋은 같은 두께의 열 산화막의 전도 밴드 오프셋보다 클 수 있다.
상기 반도체 기판(300)에 상기 트렌치(302)를 형성하여 상기 활성 영역(310)을 정의한다. 구체적으로, 상기 반도체 기판(300) 상에 차례로 버퍼 산화막, 하드마스크막을 적층한다. 상기 버퍼 산화막은 열 산화막일 수 있다. 상기 하드 마스크막은 실리콘 질화막일 수 있다. 상기 하드 마스크막, 상기 버퍼 산화막, 및 상기 반도체 기판(300)을 패터닝하여 하드 마스크 패턴(344), 버퍼 산화 패턴(342) 및 상기 트렌치(302)를 형성할 수 있다. 상기 트렌치(302)에 의하여 상기 활성 영역(310)이 정의될 수 있다.
상기 트렌치(302)가 형성된 상기 반도체 기판(300)의 전면에 상기 라디칼 산화막(322)을 형성할 수 있다. 상기 라디칼 산화막(322)은 상기 트렌치(302)가 형성된 상기 반도체 기판(300) 전면에 콘퍼멀하게 반도체막(미도시)을 증착할 수 있다. 이어서, 상기 반도체막을 산화시키어 상기 라디칼 산화막(322)을 형성할 수 있다. 상기 반도체막은 폴리실리콘 또는 비정질 실리콘(amorphous silicon)일 수 있다. 상기 반도체막은 원자층 증착법 또는 화학 기상 증착법으로 형성될 수 있다. 상기 반도체막의 산화는 공정 가스를 분해하여 형성된 활성 산소 원자에 의하여 수행될 수 있다. 상기 활성 산소 원자를 이용하여 상기 반도체막을 산화시킬 수 있다. 상기 공정 가스는 O2, O2+H2, N2O, 및 N2O+H2 중에서 하나 이상을 포함할 수 있다. 상기 공정 가스는 불활성 가스를 더 포함할 수 있다. 상기 활성 산소 원자는 플라즈마, 자외선, 열로 생성할 수 있다. 상기 플라즈마는 DC 플라즈마, AC 플라즈마, RF 플라즈마, 및 초고주파 플라즈마 중에서 적어도 하나일 수 있다. 상기 플라즈마에 의한 상기 반도체막의 산화의 경우, 상기 반도체 기판(300)에 RF 바이어스가 인가될 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 라디칼 산화막(322)을 형성하기 전에 상기 트렌치의 하부면 및 측면은 화학적, 혹은 물리적 방법으로 전처리될 수 있다.
도 3b를 참조하면, 반도체 기판(300), 열 실리콘 산화막(323), 및 라디칼 산화막(322)의 에너지 밴드들이 표시된다. 상기 열 실리콘 산화막(323)과 상기 라디칼 산화막(322)의 두께는 같다. 이 경우, 상기 열 실리콘 산화막(323)의 전도 밴드 오프셋(CBO)은 3.0 eV(전자볼트)이었고, 상기 라디칼 산화막(322)의 전도 밴드 오프셋은 3.7 eV이었다. 이에 따라, HEIP현상을 감소시킬 수 있었다. 상기 라디칼 산화막(322)은 아머퍼스 반도체막을 산화시키어 형성된 아머퍼스 실리콘 산화막(a-SiOx)이다. 상기 라디칼 산화막(322) 및 상기 열 실리콘 산화막(323)은 두께에 따라 에너지 밴드가 변할 수 있다. 따라서, 상기 라디칼 산화막(322) 및 상기 열 실리콘 산화막(323)의 전도 밴드 오프셋의 비교는 동일한 두께에서 수행되었다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법 을 설명하는 도면 및 그 방법에 따라 형성된 반도체 소자의 도 1a의 I-I'선에 따른 에너지 밴드 다이어그램이다.
상기 반도체 소자의 형성 방법은 반도체 기판(400)에 트렌치(402)를 형성하여 활성 영역(410)을 정의하는 단계, 상기 트렌치(402)의 측벽 및 하면에 라디칼 산화막(422)을 형성하는 단계, 및 상기 라디칼 산화막(422) 상에 질화막(미도시)을 형성하는 단계를 포함한다. 상기 라디칼 산화막(422)의 전도 밴드 오프셋은 같은 두께의 열 산화막의 전도 밴드 오프셋보다 클 수 있다.
상기 반도체 기판(400)에 트렌치를 형성하여 활성 영역을 정의한다. 구체적으로, 상기 반도체 기판(400) 상에 차례로 버퍼 산화막, 하드마스크막을 적층한다. 상기 버퍼 산화막은 열 산화막일 수 있다. 상기 하드 마스크막은 실리콘 질화막일 수 있다. 상기 하드 마스크막, 상기 버퍼 산화막, 및 상기 반도체 기판(400)을 패터닝하여 하드 마스크 패턴(444), 버퍼 산화 패턴(442), 및 트렌치(402)를 형성할 수 있다. 상기 트렌치(402)에 의하여 상기 활성 영역(410)이 정의될 수 있다.
상기 트렌치(402)의 하부면 및 측면에 상기 라디칼 산화막(422)이 형성될 수 있다. 상기 라디칼 산화막(422)은 상기 활성 산소 원자에 의하여 상기 트렌치(402)의 하부면 및 측면을 산화시키어 형성될 수 있다. 상기 활성 산소 원자는 공정 가스를 열 분해하여 형성할 수 있다. 열 분해에 의하여 형성된 상기 활성 산소 원자는 상기 반도체 기판(400)이 배치된 진공 용기(미도시)에 공급될 수 있다. 상기 공정 가스는 O2, O2+H2, N2O, 및 N2O+H2 중에서 하나를 포함할 수 있다. 상기 공정 가스는 불활성 가스를 더 포함할 수 있다.
도 4b를 참조하면, 반도체 기판(400), 열 실리콘 산화막(423), 및 라디칼 산화막(422)의 에너지 밴드들이 표시된다. 상기 열 실리콘 산화막(423)과 상기 라디칼 산화막(422)의 두께가 같은 경우, 상기 열 실리콘 산화막(423)의 전도 밴드 오프셋(CBOt)은 2.36 eV(전자볼트)이고, 상기 라디칼 산화막(422)의 전도 밴드 오프셋(CBOr)은 2.63 eV이었다. 이에 따라, HEIP현상을 감소시킬 수 있다. 상기 열 실리콘 산화막(423)은 건식(dry)/습식(wet) 열 산화 공정에 의하여 형성되었다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하는 도면 및 그 방법에 따라 형성된 반도체 소자의 에너지 밴드 다이어그램이다.
상기 반도체 소자의 형성 방법은 반도체 기판(500)에 트렌치(502)를 형성하여 활성 영역(510)을 정의하는 단계, 상기 트렌치(502)의 측벽 및 하면에 라디칼 산화막(522)을 형성하는 단계, 및 상기 라디칼 산화막(522) 상에 질화막(미도시)을 형성하는 단계를 포함한다. 상기 라디칼 산화막(522)의 전도 밴드 오프셋은 같은 두께의 열 산화막의 전도 밴드 오프셋보다 클 수 있다.
상기 반도체 기판(500)에 트렌치(502)를 형성하여 활성 영역(510)을 정의한다. 구체적으로, 상기 반도체 기판(500) 상에 차례로 버퍼 산화막, 하드 마스크막을 적층한다. 상기 버퍼 산화막은 열 산화막일 수 있다. 상기 하드 마스크막은 실리콘 질화막일 수 있다. 상기 하드 마스크막, 상기 버퍼 산화막, 및 상기 반도체 기판(500)을 패터닝하여 하드 마스크 패턴(544), 버퍼 산화 패턴(542), 및 트렌치(502)를 형성할 수 있다. 상기 트렌치(502)에 의하여 상기 활성 영역(510)이 정의될 수 있다.
상기 트렌치(502)의 하부면 및 측면에 상기 라디칼 산화막(522)이 형성될 수 있다. 상기 라디칼 산화막(522)은 상기 활성 산소 원자에 의하여 상기 트렌치(502)의 하부면 및 측면을 산화시키어 형성될 수 있다. 상기 활성 산소 원자는 플라즈마마에 의하여 공정가스를 분해하여 형성할 수 있다. 상기 활성 산소 원자는 상기 반도체 기판(500)이 배치된 진공 용기(미도시) 내로 공급될 수 있다. 또는, 상기 플라즈마는 상기 반도체 기판(500)이 배치된 진공 용기 내에서 생성될 수 있다. 상기 공정 가스는 O2, O2+H2, N2O, 및 N2O+H2 중에서 하나를 포함할 수 있다. 상기 공정 가스는 불활성 가스를 더 포함할 수 있다. 상기 플라즈마는 DC 플라즈마, AC 플라 즈마, RF 플라즈마, 및 초고주파 플라즈마 중에서 적어도 하나일 수 있다. 상기 플라즈마가 상기 반도체 기판(500)이 배치된 진공 용기 내에 형성된 경우, 상기 반도체 기판(500)에 RF 바이어스가 인가될 수 있다.
도 5b를 참조하면, 반도체 기판(500), 열 실리콘 산화막(523), 및 라디칼 산화막(522)의 에너지 밴드들이 표시된다. 상기 열 실리콘 산화막(523)과 상기 라디칼 산화막(522)의 두께가 같은 경우, 상기 열 실리콘 산화막(523)의 전도 밴드 오프셋은 1.88 eV(전자볼트)이고, 상기 라디칼 산화막(522)의 전도 밴드 오프셋은 2.28 eV이었다. 이에 따라, HEIP현상을 감소시킬 수 있다. 상기 라디칼 산화막(522)은 플라즈마에 의하여 발생된 활성 산소 원자에 의하여 형성되었다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하는 도면이다.
상기 반도체 소자의 형성 방법은 반도체 기판(600)에 트렌치(602)를 형성하여 활성 영역을 정의하는 단계, 상기 트렌치(600)의 측벽 및 하면에 라디칼 산화막(622)을 형성하는 단계, 및 상기 라디칼 산화막(622) 상에 질화막(미도시)을 형성하는 단계를 포함한다. 상기 라디칼 산화막(622)의 전도 밴드 오프셋은 같은 두께의 열 산화막의 전도 밴드 오프셋보다 클 수 있다.
상기 반도체 기판(600)에 트렌치(602)를 형성하여 상기 활성 영역(610)을 정의한다. 구체적으로, 상기 반도체 기판(600) 상에 차례로 버퍼 산화막, 하드마스크막을 적층한다. 상기 버퍼 산화막은 열 산화막일 수 있다. 상기 하드 마스크막은 실리콘 질화막일 수 있다. 상기 하드 마스크막, 상기 버퍼 산화막, 및 상기 반도체 기판(600)을 패터닝하여 하드 마스크 패턴(644), 버퍼 산화 패턴(642), 및 트렌치(602)를 형성할 수 있다. 상기 트렌치(602)에 의하여 상기 활성 영역(610)이 정의될 수 있다.
상기 트렌치(602)의 하부면 및 측면에 상기 라디칼 산화막(622)이 형성될 수 있다. 상기 라디칼 산화막(622)은 상기 활성 산소 원자에 의하여 상기 트렌치의 하부면 및 측면을 산화시키어 형성될 수 있다. 상기 활성 산소 원자는 자외선을 이용하여 공정가스를 분해하여 형성할 수 있다. 상기 활성 산소 원자는 상기 반도체 기판이 배치된 진공 용기 내로 공급될 수 있다. 상기 공정 가스는 O2, O2+H2, N2O, 및 N2O+H2 중에서 하나 이상을 포함할 수 있다. 상기 공정 가스는 불활성 가스를 더 포함할 수 있다.
도 7a 내지 도 7f는 본 발명의 실시예들에 따른 반도체 소자의 형성 방법을 설명하는 도면들이다.
7a를 참조하면, 반도체 기판(300)에 버퍼 산화막 및 하드 마스크막을 차례로 적층한다. 상기 하드 마스크막, 상기 버퍼 산화막, 및 상기 반도체 기판(300)을 패터닝하여 하드 마스크 패턴(344), 버퍼 산화 패턴(342), 및 트렌치(302)를 형성한다. 상기 트렌치(302)는 활성 영역(310)을 정의한다. 이어서, 상기 트렌치(302)의 측면 및 하면은 화화적, 물리적 전처리가 수행될 수 있다. 상기 화학적, 물리적 전처리는 상기 트렌치의 측벽 및 하면에 손상된 반도체 기판을 제거하는 공정일 수 있다. 상기 트렌치(302)가 형성된 상기 반도체 기판(300)의 전면에 콘퍼멀하게 반도체막(322a)을 형성한다. 상기 반도체막(322a)은 폴리실리콘 또는 비정질 실리 콘(amorphous silicon)일 수 있다. 상기 반도체막(322a)은 원자층 증착법 또는 화학 기상 증착법으로 형성될 수 있다.
다시, 도 3a를 참조하면, 상기 반도체막(322a)을 활성 산소 원자를 이용하여 산화시키어 라디칼 산화막(322)을 형성할 수 있다. 상기 반도체막(322a)의 산화는 공정 가스를 분해하여 형성된 활성 산소 원자에 의하여 수행될 수 있다. 상기 활성 산소 원자를 이용하여 상기 반도체막을 산화시킬 수 있다. 상기 공정 가스는 O2, O2+H2, N2O, 및 N2O+H2 중에서 하나 이상을 포함할 수 있다. 상기 공정 가스는 불활성 가스를 더 포함할 수 있다. 상기 활성 산소 원자는 플라즈마, 자외선, 및 열로 생성할 수 있다. 상기 플라즈마는 DC 플라즈마, AC 플라즈마, RF 플라즈마, 및 초고주파 플라즈마 중에서 적어도 하나일 수 있다. 상기 플라즈마에 의한 상기 반도체막의 산화의 경우, 상기 반도체 기판(300)에 RF 바이어스가 인가될 수 있다.
도 7b를 참조하면, 상기 라디칼 산화막(322) 상에 콘포멀하게 질화막(324)을 형성한다. 상기 질화막(324)은 실리콘 질화막일 수 있다. 상기 질화막은 화학 기상 증착법을 이용하여 형성할 수 있다.
도 7c를 참조하면, 상기 트렌치(302)를 채우도록 소자분리막(326)을 증착할 수 있다. 상기 소자 분리막(326)의 상부면은 상기 하드 마스크 패턴(344)이 노출되도록 평탄화될 수 있다. 상기 평탄화는 화학 기계적 연마 기술을 이용하여 수행될 수 있다.
도 7d를 참조하면, 상기 하드 마스크 패턴(344)은 습식 식각에 의하여 선택적으로 제거될 수 있다. 또한, 상기 질화막(324)의 상부면은 상기 하드 마스크 패 턴(344)과 동시에 제거될 수 있다. 상기 질화막(324)의 상부면은 상기 버퍼 산화막(342)의 상부면보다 낮을 수 있다.
도 7e를 참조하면, 상기 버퍼 산화막(342), 상기 소자분리막(326)의 상부면, 상기 라디칼 산화막(322)의 상부면은 식각될 수 있다. 상기 식각은 습식 식각일 수 있다. 이에 따라, 상기 소자 분리막(326)의 상부면과 상기 활성영역(310)의 상부면은 실질적으로 동일한 평면일 수 있다.
도 7f를 참조하면, 상기 활성 영역(310) 상에 게이트 절연막(350)이 형성될 수 있다. 상기 게이트 절연막(350)은 열 산화막일 수 있다. 상기 열 산화막은 건식(dry) 또는 습식(wet) 산화 방법으로 형성될 수 있다. 상기 게이트 절연막(350) 상에 게이트 전극(360)이 형성될 수 있다. 상기 게이트 전극(360)은 게이트 전극막(미도시)을 형성하고 패터닝하여 형성할 수 있다.
도 8a 내지 도 8b는 본 발명의 실시예들에 따른 반도체 소자의 형성 방법을 설명하는 도면들이다.
도 8a를 참조하면, 반도체 기판(200)에 터널 절연막, 부유 게이트 도전막, 및 하드 마스크막을 차례로 적층한다. 상기 하드 마스크막은 실리콘 질화막일 수 있다. 상기 부유 게이트 도전막은 도핑된 실리콘일 수 있다. 상기 터널 절연막은 실리콘 산화막일 수 있다. 상기 하드 마스크막, 상기 부유 게이트 도전막, 상기 터널 절연막, 및 상기 반도체 기판(200)을 패터닝하여 하드 마스크 패턴(262), 부유 게이트 패턴(260), 터널 절연 패턴(250), 및 트렌치(202)를 형성한다. 상기 트렌치(202)는 활성 영역(210)을 정의한다. 상기 트렌치(202)가 형성된 상기 반도체 기 판(200)의 전면에 반도체막을 형성한다. 이어서, 상기 반도체막을 활성 산소 원자를 이용하여 라디칼 산화막(222)을 형성한다. 상기 라디칼 산화막 상에 콘퍼멀하게 질화막(224)을 형성한다. 상기 질화막(224)은 실리콘 질화막일 수 있다.
도 8b를 참조하면, 소자 분리막(226)은 상기 트렌치(202)를 채울 수 있다. 상기 소자분리막(226)을 평탄화하여 상기 부유 게이트 도전 패턴(260)이 노출될 때까지 평탄화할 수 있다.
다시, 도 2를 참조하면, 상기 부유 게이트 패턴(260) 상에 블로킹 절연막(270), 및 제어 게이트 전극(280)을 형성할 수 있다. 상기 제어 게이트 전극(280)은 제어 게이트 전극막을 형성하고 패터닝하여 형성될 수 있다. 상기 제어 게이트 전극(280)은 도전성 물질일 수 있다. 상기 블로킹 절연막(270)은 유전율이 높은 유전체일 수 있다. 상기 블로킹 절연막은 패터닝될 수 있다.
본 발명의 일 실시예들에 따르면, 상술한 실시예들에 개시된 반도체 소자는 전자 시스템에 포함될 수 있다. 상기 전자 시스템을 도면을 참조하여 구체적으로 설명한다.
도 9는 본 발명의 실시예들에 따른 반도체 소자를 갖는 전자 시스템을 나타내는 블럭도이다.
도 9를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 서로 결합 되어 있다. 상기 반도체 소자는 상기 기억 장치(1330)에 포함될 수 있다. 상기 버스(1350)는 데이터들이 이동 하는 통로에 해당한다. 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 상술한 실시예들에 개시된 반도체 소자들 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 전자 시스템(3100)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 또는 정보 전송/수신 시스템 등일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에 서 사용될 수 있다.
다음으로, 본 발명의 실시예들에 따른 메모리 카드를 도면을 참조하여 구체적으로 설명한다.
도 10은 본 발명의 실시예들에 따른 반도체 소자를 갖는 메모리 카드를 나타내는 블럭도이다.
도 10을 참조하면, 메모리 카드(1400)는 비휘발성 기억 장치(1410) 및 메모리 제어기(1420)를 포함한다. 상기 반도체 소자는 상기 비휘발성 기억 장치 또는 메모리 제어기(1420)에 포함될 수 있다. 상기 비휘발성 기억 장치(1410)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 실시예들에 개시된 비휘발성 기억 소자들 중에서 적어도 하나를 포함한다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 비휘발성 기억 장치(1410)를 제어한다.
도 1a 및 도 1b은 각각 본 발명의 일 실시예에 따른 반도체 소자의 사시도 및 에너지 밴드 다이어그램이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하는 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법 및 그 방법에 따라 형성된 반도체 소자의 에너지 밴드 다이어그램이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법 및 그 방법에 따라 형성된 반도체 소자의 에너지 밴드 다이어그램이다.
도 5a 및 도 5b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 형성 방법 및 그 방법에 따라 형성된 반도체 소자의 에너지 밴드 다이어그램이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하는 도면이다.
도 7a 내지 도 7f는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하는 도면들이다.
도 8a 내지 도 8b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하는 도면들이다.
도 9는 본 발명의 실시예들에 따른 반도체 소자를 갖는 전자 시스템을 나타내는 블럭도이다.
도 10은 본 발명의 실시예들에 따른 반도체 소자를 갖는 메모리 카드를 나타내는 블럭도이다.

Claims (19)

  1. 반도체 기판 상에 터널 절연막 및 부유 게이트 도전막을 형성하는 것;
    상기 부유 게이트 도전막, 상기 터널 절연막, 및 상기 반도체 기판을 패터닝하여, 부유 게이트 패턴, 터널 절연 패턴, 및 상기 반도체 기판 내에 형성되어 활성 영역을 정의하는 트렌치를 형성하는 것;
    상기 트렌치가 형성된 상기 반도체 기판의 전면에 콘포멀하게 반도체 막을 증착하는 것;
    활성 산소 원자를 이용하여 상기 반도체 막을 산화시켜 산화막을 형성하는 것; 및
    상기 산화막 상에 질화막을 형성하는 것을 포함하되,
    상기 산화막의 전도 밴드 오프셋은 같은 두께의 열 산화막의 전도 밴드 오프셋보다 크고,
    상기 산화막의 상면은 상기 부유 게이트 패턴의 상면과 동일한 레벨을 갖는 반도체 소자의 형성 방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 반도체막은 폴리실리콘 또는 비정질 실리콘(amorphous)인 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제1 항에 있어서,
    상기 트렌치 상에 콘퍼멀하게 반도체막을 증착하는 것는
    원자층 증착법 또는 화학 기상 증착법 중에서 하나를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제1 항에 있어서,
    상기 반도체막을 산화시키는 것은
    공정 가스를 분해하여 상기 활성 산소 원자 생성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제5 항에 있어서,
    상기 공정 가스는 O2 가스, O2와 H2의 혼합가스, N2O 가스, 및 N2O와 H2의 혼합가스 중 적어도 하나를 포함하는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제6 항에 있어서,
    상기 공정 가스는 불활성 가스를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제1 항에 있어서,
    상기 활성 산소 원자는 플라즈마, 자외선, 열 중에서 적어도 하나를 가지고 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제 8 항에 있어서,
    상기 플라즈마는 DC 플라즈마, AC 플라즈마, RF 플라즈마, 및 초고주파 플라즈마 중에서 적어도 하나로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 9 항에 있어서,
    상기 반도체 기판에 RF 바이어스를 인가하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 삭제
  12. 제1 항에 있어서,
    상기 트렌치를 채우는 소자 분리막을 형성하는 것; 및
    상기 부유 게이트 패턴 상에 게이트 절연막 및 게이트 전극을 형성하는 것을 더 포함하되,
    상기 소자 분리막의 상면은 상기 부유 게이트 패턴의 상면과 동일한 레벨을 갖는 반도체 소자의 형성 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
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