JP2004095889A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】低温条件で高品質の窒化膜を形成し、しかもこの窒化膜を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高い半導体記憶装置を実現する。
【解決手段】ラジアルラインスロットアンテナを備えたプラズマ処理装置を用いたプラズマ窒化法によりシリコン窒化膜22を形成し、これをシリコン酸化膜21,23で挟んだ構造のONO膜15を形成した後、レジストパターン16をマスクとしてイオン注入し、メモリセルアレイ領域11にビットライン拡散層17を形成した後、更なるイオン注入によりシリコン窒化膜22に格子欠陥を与える。
【選択図】 図2
【解決手段】ラジアルラインスロットアンテナを備えたプラズマ処理装置を用いたプラズマ窒化法によりシリコン窒化膜22を形成し、これをシリコン酸化膜21,23で挟んだ構造のONO膜15を形成した後、レジストパターン16をマスクとしてイオン注入し、メモリセルアレイ領域11にビットライン拡散層17を形成した後、更なるイオン注入によりシリコン窒化膜22に格子欠陥を与える。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、窒化膜を含むゲート絶縁膜を有し、その窒化膜に電荷を蓄積することにより情報を保持することが可能な半導体記憶装置及びその製造方法に関する。
【0002】
【従来の技術】
近年、書き換え可能な半導体記憶装置として、いわゆるフラッシュメモリが数多く利用されている。その中でもフローティングゲートを用いたものが主流であるが、このタイプのメモリではトンネル絶縁膜の薄膜化が難しく、大容量化の障害となっている。そこで、書き込み時のフローティングゲートへの電荷量の制御によりトランジスタの閾値を変化させ、1つのメモリセルに多値データを記憶させる多値メモリセルが案出されている。
【0003】
フローティングゲート型とは異なり、ゲート電極直下のゲート絶縁膜に酸化膜/窒化膜(ON)の2層構造、即ち基板側から見て酸化膜上に窒化膜が重ねられた構造、又は酸化膜/窒化膜/酸化膜(ONO)の3層構造、即ち基板側から見て酸化膜上に窒化膜、酸化膜が順次重ねられた構造を適用し、トランジスタのソース/ドレインそれぞれの近傍の窒化膜に局所的に電荷を蓄積することで、1つのメモリセルに対して2ビットのデータを記憶する、MNOS構造若しくはSONOS構造の新しい多値メモリセルが提唱されている。
【0004】
このような多値メモリセルは、フローティングゲート型のそれに比べて構造が簡素であり、ビットあたりのセル面積が約1/2になるという利点を有している。更に、ソース/ドレインをビットラインとして用い(埋め込みビットライン)、即ちビットラインをワードラインの下に形成することにより、NOR型メモリでありながら各トランジスタ毎にビットラインのコンタクト孔を有しない微細化に有利なメモリセルアレイ構造のものが検討されている。
【0005】
【発明が解決しようとする課題】
上記したMNOS構造若しくはSONOS構造のメモリセルにおいて、ゲート絶縁膜を形成するには、先ず熱酸化法により膜厚7nm程度の薄い下部酸化膜(トンネル酸化膜)を形成した後、CVD法により膜厚10nm程度の窒化膜を堆積し、ON膜を形成する。そして、SONOS構造の場合には更に、窒化膜の上部を熱酸化して上部酸化膜を形成し、窒化膜を酸化膜により上下で挟持してなるONO膜を形成する。
【0006】
上記の窒化膜をCVD法により形成するに際して、650℃から850℃程度の熱が加わる。更に、上部酸化膜を当該窒化膜の熱酸化により形成するには、1000℃以上の熱処理が必要である。また、高品質の下部酸化膜を形成するには、900℃以上の温度条件を要する。
【0007】
このように、CVD法によりON膜やONO膜を形成するには、長時間の高温熱処理が必須であり、メモリセルの周辺回路領域の半導体素子、特にトランジスタの微細化とは整合性が極めて低いという問題がある。また、埋め込みビットラインを用いたメモリセルアレイ構造においては、高温の熱処理によりビットラインの不純物が拡散してしまう。これを避けるためにON膜やONO膜を形成した後にビットラインを形成すると、ON膜やONO膜にダメージが生じて耐圧の低下を招くという問題がある。
【0008】
また、CVD法により形成された窒化膜(CVD窒化膜)は多くのN空孔を有しており、これが電荷捕獲中心を構成するため、MNOS構造やSONOS構造等のトランジスタの電荷捕獲膜として用いられる。しかしながら、CVD窒化膜の形成には上述のように高温を要し、更には、ソース/ドレインを読み出し時と書き換え時に切替えてそれぞれのエッジ部のみに電荷注入することにより1セルあたり2ビットを記憶する高集積化されたMNOS、SONOS等の場合、CVD窒化膜のようにN空孔がほぼ均一に形成された窒化膜では、電荷注入を避けたい部位にも電荷捕獲中心が存在することによりデバイス動作にとって不都合を生じる。
【0009】
例えば、窒化膜の電子やホールを注入、蓄積する箇所(ドレインのエッジ近傍)以外の部位、特にチャネル中央部にエレクトロンが注入、蓄積された場合、ドレインのエッジ近傍への電子又はホールの注入状態に依らず、トランジスタの閾値が上昇し、それだけ閾値の低い状態のマージンが減少してしまうという問題がある。
【0010】
本発明は、上記の課題に鑑みてなされたものであり、低温条件で高品質の窒化膜を形成し、しかもこの窒化膜を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高い半導体記憶装置及びその製造方法を提供することを目的とする。
【0011】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【0012】
本発明の半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、電荷捕獲機能を有する窒化膜を含む絶縁膜と、前記絶縁膜を介して前記半導体基板上に形成されたゲート電極と、前記半導体基板に形成された一対の不純物拡散層とを含むものであり、前記窒化膜が、その特定部位に格子欠陥が形成されてなる電荷捕獲中心を有する。
【0013】
本発明の半導体記憶装置の製造方法は、半導体基板上にプラズマ窒化法により窒化膜を形成し、当該窒化膜を含む絶縁膜を形成する工程と、前記半導体基板の表層に不純物を導入して一対の不純物拡散層を形成する工程と、前記不純物拡散層の形成前又は後に、前記窒化膜の少なくとも前記不純物拡散層上に相当する部位に格子欠陥を与え、電荷捕獲中心を形成する工程と、前記絶縁膜を介して前記不純物拡散層と交差するようにゲート電極を形成する工程とを含む。
【0014】
本発明の半導体記憶装置の製造方法の他の態様は、半導体基板上にプラズマ窒化法により窒化膜を形成し、当該窒化膜を含む絶縁膜を形成する工程と、前記絶縁膜上にゲート電極を形成する工程と、少なくとも前記ゲート電極をマスクとして、前記半導体基板の表層に不純物を導入して一対の不純物拡散層を形成する工程と、前記不純物拡散層の形成前又は後に、少なくとも前記ゲート電極をマスクとして、前記窒化膜の少なくとも前記不純物拡散層上に相当する部位に格子欠陥を与え、電荷捕獲中心を形成する工程とを含む。
【0015】
前記製造方法において、前記窒化膜を、窒素原子を含むソースガスの雰囲気中でマイクロ波によりプラズマを励起して窒化物ラジカルを発生させ、窒化処理を行うことにより形成する。
【0016】
前記製造方法において、前記窒化膜に不純物を導入し、又は不活性ガスを用いた高周波処理することにより、前記窒化膜に前記格子欠陥を形成する。
【0017】
【発明の実施の形態】
−本発明の基本骨子−
先ず、本発明の基本骨子について説明する。
【0018】
本発明では、製造プロセス全体を通じて低温条件、具体的には、RTA等の1分以内程度での急速昇温、降温を行なう処理を除き、数分程度以上にわたって熱がかかる処理については、600℃以下の低温条件で半導体記憶装置を製造することに加え、緻密且つ良質の窒化膜(電荷捕獲膜)を得ることを考慮し、この窒化膜を形成するに際して、高温を要するCVD法に替わり、励起したプラズマにより形成した窒化物のラジカルを用いた窒化処理(プラズマ窒化法)を採用する。更に、窒化膜のみならず、ON膜ではその下層、ONO膜では窒化膜の上下層の酸化膜を同様にプラズマ処理により形成すること(プラズマ酸化法)により、サーマルバジェットの更なる低減化が可能となり、周辺回路領域との整合性が向上する。
【0019】
このプラズマ窒化法は、窒素原子を含むソースガス、例えばNH3ガス、N2とH2の混合ガス及びN2ガスから選ばれた1種、又はNH3ガスとN2ガスの混合ガス、又はNH3ガス、N2及びH2の混合ガスの雰囲気中でマイクロ波によりプラズマを励起して窒化物ラジカル(NH*ラジカル又はN*ラジカル)を発生させ、窒化処理を行う手法である。この手法によれば、200℃〜600℃程度の低温で緻密且つ良質のプラズマ窒化膜を得ることができる。なお、このプラズマ窒化膜は、プラズマ窒化法のみ又はプラズマ窒化法を含む一連の工程により形成されるが、以下の説明では便宜上、「プラズマ窒化法により」形成される旨を記す。
【0020】
ところが、プラズマ窒化膜は緻密且つ良質の窒化膜であることから、全面にわたって格子欠陥が極めて少なく、従ってN空孔が少ないため、電荷蓄積を避けたい部位については非常に優れた窒化膜である。しかしながらその反面、電荷蓄積を要する特定部位(例えばドレインのエッジ近傍)については必然的に電荷蓄積が困難となる。
【0021】
本発明者は、プラズマ窒化法を用いて緻密且つ良質の窒化膜を形成するも、その特定部位のみで電荷蓄積を行うことを考慮し、プラズマ窒化法により窒化膜を形成することに加え、このプラズマ窒化膜の特定部位、例えばドレインのエッジ近傍に選択的に格子欠陥を与え、当該特定部位にのみ電荷捕獲中心を形成することに想到した。なおこの場合、プラズマ窒化膜の全面に格子欠陥を与えることも可能であることは言うまでもない。
【0022】
プラズマ窒化膜の特定部位に格子欠陥を与える手法としては、当該特定部位にイオン注入により不純物を導入すること、当該特定部位に不活性ガスを用いた高周波処理(RF処理)を施すことが有効である。具体的には、プラズマ窒化膜の当該特定部位のみを開口するレジストパターンを形成し、これをマスクとしてイオン注入又はRF処理を行えば良い。
【0023】
この場合、埋め込みビットライン型のSONOS/SNOS/SNS構造のトランジスタ、即ち、埋め込みビットライン兼用のソース/ドレインを有し、ワードライン(ゲート電極)に平行なチャネルを持つ窒化膜電荷蓄積メモリを製造する場合には、ソース/ドレインを形成するためのレジストパターンをマスクとして併用する。他方、コンベンショナルMONOS/MNOS/MNS構造のトランジスタ、即ち、ワードライン(ゲート電極)との自己整合により形成されたソース/ドレインを有し、ワードラインに垂直なチャネルを持つ窒化膜電荷蓄積メモリを製造する場合には、ソース/ドレインを形成するためのゲート電極をマスクとして併用することが、工程数の削減に繋がり好適である。
【0024】
−具体的な諸実施形態−
以下、上述した本発明の基本骨子を踏まえ、具体的な諸実施形態について説明する。
【0025】
(第1の実施形態)
本実施形態では、半導体記憶装置として埋め込みビットライン型のSONOS構造のトランジスタを開示する。なお便宜上、当該トランジスタの構造をその製造方法と共に説明する。
【0026】
この半導体記憶装置は、メモリセルアレイ領域のSONOSトランジスタがプレーナ型とされており、その周辺回路領域にはCMOSトランジスタが形成されてなるものである。
図1及び図2は、本実施形態による埋め込みビットライン型のSONOSトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図であり、図3(b)は図3(a)に対応した概略平面図である。ここで、図3(a),(b)ではメモリセルアレイ領域(コア領域)のみを示しており、(b)のI−Iに沿った断面が(a)のコアXに、II−IIに沿った断面が(a)のコアYにそれぞれ対応している。
【0027】
先ず、図1(a)に示すように、周辺回路領域12にウェル3,4を形成する。
具体的には、p型シリコン半導体基板1の表面にシリコン酸化膜2を膜厚20nm程度に形成し、フォトリソグラフィー及びそれに続くドライエッチングによりシリコン酸化膜2をパターニングして周辺回路領域12の所定部位を開口する形状のマスクを形成する。このマスクを用いて前記開口部位にn型不純物、ここではリン(P)をイオン注入した後、アニール処理により不純物を熱拡散させ、周辺回路領域12に各ウェル3を形成する。この場合、更にウェル3にp型不純物、例えばホウ素(B)をイオン注入し、トリプルウェル4を形成するようにしても良い。
【0028】
続いて、図1(b)に示すように、周辺回路領域12に素子分離構造を形成する。ここでは、いわゆるLOCOS法により周辺回路領域12にフィールド酸化膜14を形成し、素子活性領域を画定する。なお、LOCOS法の替わりに、例えば半導体基板の素子分離領域に溝を形成し、この溝を絶縁物で充填して素子分離構造を形成するSTI(Shallow Trench Isolation)法を行うようにしても良い。
【0029】
具体的には、シリコン酸化膜2上にSiN膜(不図示)を膜厚100nm程度に形成し、このSiN膜をパターニングして周辺回路領域12の素子分離領域のみを開口する形状に加工する。そして、シリコン酸化膜2の前記開口から露出した部位を酸化し、この素子分離領域にのみ厚いフィールド酸化膜14を形成し、素子活性領域を画定する。
【0030】
続いて、図1(c)に示すように、シリコン酸化膜2を除去した後、トンネル絶縁膜となる下部シリコン酸化膜21、電荷捕獲膜となるシリコン窒化膜22、及び上部シリコン酸化膜23をそれぞれ膜厚7nm程度、10nm程度、及び10nm程度に順次形成し、ONO膜15とする。
【0031】
ここで、シリコン窒化膜22は、マイクロ波励起のプラズマ窒化法により形成する。
具体的には、図4に示すようなラジアルラインスロットアンテナを備えたプラズマ処理装置を用いてプラズマ窒化処理を行う。このプラズマ処理装置100は、クラスターツール101に連通されたゲートバルブ102と、被処理体W(本実施形態では半導体基板1)を載置し、プラズマ処理時に被処理体Wを冷却する冷却ジャケット103を備えたサセプタ104を収納可能な処理室105と、処理室105に接続されている高真空ポンプ106と、マイクロ波源110と、アンテナ部材120と、このアンテナ部材120と共にイオンプレーティングを構成するバイアス用高周波電源107及びマッチングボックス108と、ガス供給リング131,141を有するガス供給系130,140と、被処理体Wの温度制御を行う温度制御部150とを含み構成されている。
【0032】
マイクロ波源110は、例えば、マグネトロンからなり、通常2.45GHzのマイクロ波(例えば、5kW)を発生することができる。マイクロ波は、その後、モード変換器112により伝送形態がTM、TE又はTEMモードなどに変換される。
【0033】
アンテナ部材120は、温調板122と、収納部材123と、誘電板とを有している。温調板122は、温度制御装置121に接続され、収納部材123は、遅波材124と遅波材124に接触するスロット電極(不図示)とを収納している。このスロット電極は、ラジアルラインスロットアンテナ(RLSA)又は超高能率平面アンテナと称される。但し、本実施形態ではその他の形式のアンテナ、例えば一層構造導波管平面アンテナ、誘電体基板平行平板スロットアレーなどを適用しても良い。
【0034】
上記構成のプラズマ処理装置により、ソースガスとしてAr,N2,及びH2を用い、450℃の温度条件で窒化処理を行い、酸化膜表層20nm程度を膜厚27nmの窒化膜に置換し、下部シリコン酸化膜21上にシリコン窒化膜22を形成する。
【0035】
また、下部シリコン酸化膜21及び上部シリコン酸化膜23も同様に、プラズマ酸化処理により形成する。この場合、ソースガスとしてAr及びO2を用い、酸素ラジカル(O*)を発生させることにより酸化処理を行い、450℃の温度条件で酸化膜表層の10nm程度を膜厚20nm程度の酸化膜に置換する。なお、下部シリコン酸化膜21及び上部シリコン酸化膜23については、プラズマ酸化処理に替わって熱酸化法やCVD酸化法により形成するようにしても良い。
【0036】
続いて、図1(d)に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりメモリセルアレイ領域11のビットライン形成部位のみを開口する形状のレジストパターン16を形成する。
【0037】
そして、レジストパターン16をマスクとしてイオン注入し、メモリセルアレイ領域11にビットライン拡散層17を形成した後、更なるイオン注入によりシリコン窒化膜22に格子欠陥を与える。
具体的には、図2(a)に示すように、先ずレジストパターン16をマスクとして、n型不純物、ここでは砒素(As)を加速エネルギーが70keV、ドーズ量が2.0×1015/cm2の条件でイオン注入し、レジストパターン16の開口部16aから露出するONO膜15の位置に相当する半導体基板1の表層にソース/ドレインとなるビットライン拡散層17を形成する。
【0038】
次に、図2(b)に示すように、再度レジストパターン16をマスクとして、半導体基板1の表面に垂直な方向から所定角、ここでは45°のチルト角を持たせて、砒素を加速エネルギーが10keV〜20keV、ドーズ量が1.0×1012/cm2〜2.0×1015/cm2の条件でイオン注入し、シリコン窒化膜22のレジストパターン16の開口部16aに相当する部位、即ちシリコン窒化膜22のビットライン拡散層17の上部に相当する部位に選択的に格子欠陥22aを与え、電荷捕獲中心を形成する。チルト角を付与したイオン注入により、ビットライン拡散層17の接合部からチャネル内部に30nm〜50nm程度入り込んだ箇所にホットエレクトロンが主に注入されるメモリセル構造を実現することができる。
【0039】
例えば、IEEE ELECTRON DEVICE LETTERS, VOL.22, NO.11, NOVEMBER 2001 ”Characterization of Channel Hot Electron Injection by the Subthreshould Slope of NROMTM Device”では、ビットライン拡散層の接合部からチャネル内部に40nm入ったところまでにホットエレクトロンが注入されたとすると、実際のデバイス特性とシミュレーション結果とが一致することが述べられている。
【0040】
シリコン窒化膜22にダメージを与える不純物のイオン注入は、下地のトンネル絶縁膜である下部シリコン酸化膜21には極力タメージを与えないような加速エネルギーを選択した方がよい。本実施形態では、イオン注入時の砒素の濃度ピークはシリコン窒化膜22と上部シリコン酸化膜23の界面近辺に存在し、下部シリコン酸化膜21へ突き抜ける砒素の割合がイオン注入量全体の15%以下となるように設定してある。
【0041】
なお、本実施形態では、ビットライン拡散層17を形成するためのイオン注入を行った後に、シリコン窒化膜22に格子欠陥22aを与えるためのイオン注入を行う場合を例示したが、順序を逆にして、後者のイオン注入の後に前者のイオン注入を行うようにしても良い。
【0042】
続いて、図2(c)に示すように、レジストパターン16を灰化処理等により除去した後、周辺回路領域12上におけるONO膜15をパターニングにより除去する。そして、周辺回路領域12にゲート絶縁膜を形成する。ここでは、膜厚の異なる2種類のゲート絶縁膜31,32を形成する。
【0043】
具体的には、先ず1000℃で1回目の熱酸化を行い、周辺回路領域12の各素子活性領域に膜厚8nm程度のシリコン酸化膜を形成する。続いて、フォトリソグラフィー及びHF処理を行った後、1000℃で2回目の熱酸化を行い、膜厚10nm程度のシリコン酸化膜を形成する。これにより、周辺回路領域12の一方の素子活性領域(ウェル3の領域)には膜厚10nm程度のゲート絶縁膜31、他方の素子活性領域(ウェル4の領域)には膜厚13nm程度のゲート絶縁膜32がそれぞれ形成される。
【0044】
続いて、メモリセルアレイ領域11及び周辺回路領域12に、それぞれゲート電極18をパターン形成する。
具体的には、図2(d)に示すように、例えば熱CVD法により、半導体基板1の全面に多結晶シリコン膜及びタングステンシリサイド膜からなる積層膜19をそれぞれ膜厚100nm程度、150nm程度に積層形成する。そして、図3(a),(b)に示すように、積層膜19、ONO膜15(及びゲート絶縁膜31,32)をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングし、メモリセルアレイ領域11には、ONO膜15を介してビットライン拡散層17と交差(ここでは直交)し、ワードラインとして機能するゲート電極18を、周辺回路領域12には、半導体基板1上でゲート絶縁膜31,32を介して延在するゲート電極(不図示)をそれぞれ形成する。
【0045】
続いて、周辺回路領域12にソース/ドレイン、具体的には、ウェル3にp型の不純物をイオン注入してなるp型ソース/ドレインを、ウェル4にn型の不純物をイオン注入してなるn型ソース/ドレイン(共に不図示)をそれぞれ形成する。
【0046】
しかる後、層間絶縁膜や配線層、コンタクト孔(共に不図示)等の形成を経て、SONOSトランジスタを完成させる。
【0047】
このSONOSトランジスタは、以下のように動作する。
ドレインとして機能するビットライン拡散層17の近傍にて、データの書き込み時にはチャネルホットエレクトロンを、消去時にはバンド間トンネリングにてホットホールを生成する。このとき生成された電子やホールをシリコン窒化膜22に捕獲する。また、データの読み出し時にはソースとドレインの機能を逆転させ、捕獲された電荷の正負量の違いによる閾値の相違を検出する。
【0048】
以上説明したように、本実施形態によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜22を形成し、しかもこのシリコン窒化膜22を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高いSONOSトランジスタが実現する。
【0049】
−変形例−
ここで、本実施形態の諸変形例について説明する。これらの変形例では、本実施形態と同様に埋め込みビットライン型のSONOSトランジスタを含む半導体記憶装置を例示するが、その主要工程の一部が異なる点で相違する。
【0050】
[変形例1]
図5は、変形例1の半導体記憶装置の製造方法における主要工程を示す概略断面図である。
この変形例1では、本実施形態と同様に、図1(a)〜(d)の各工程を経て、ビットライン拡散層17を形成した後、図5に示すように、レジストパターン16にレジストトリミングを施してレジストパターン16の開口部16aを拡大(後退)させ、ビットライン拡散層17よりも広い幅の開口部16bを形成する。
【0051】
そして、この拡大された開口部16bを有するレジストパターン16をマスクとして、ビットライン拡散層17の形成時と同様に半導体基板1の表面に垂直な方向から不純物(ここでは砒素)をイオン注入し、シリコン窒化膜22に格子欠陥22aを与えて電荷捕獲中心を形成する。
【0052】
この場合、開口部16bの幅がビットライン拡散層17よりも広いため、通常の角度(チルト角0°)のイオン注入でもビットライン拡散層17の接合部からチャネル内部に30nm〜50nm程度入り込んだ箇所にホットエレクトロンが主に注入される優れたメモリセル構造を実現することができる。
【0053】
しかる後、本実施形態と同様に図2(c)〜図3の各工程を経て、半導体記憶装置を完成させる。
【0054】
本変形例によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜22を形成し、しかもこのシリコン窒化膜22を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高い半導体記憶装置が実現する。
【0055】
[変形例2]
図6は、変形例2の半導体記憶装置の製造方法における主要工程を示す概略断面図である。
この変形例2では、本実施形態と同様に図1(a),(b)の各工程を経て、周辺回路領域12に素子活性領域を画定した後、ONO膜15を形成する前に、図6(a)に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりメモリセルアレイ領域11のビットライン形成部位のみを開口する形状のレジストパターン16を形成し、このレジストパターン16をマスクとしてイオン注入してビットライン拡散層17を形成する。
【0056】
続いて、図6(b)に示すように、レジストパターン16を灰化処理等により除去し、シリコン酸化膜2を除去した後、本実施形態と同様に、上部シリコン酸化膜21、上述のプラズマ窒化法によるシリコン窒化膜22、及び下部シリコン酸化膜23を順次形成し、ONO膜15とする。
【0057】
続いて、図6(c)に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりメモリセルアレイ領域11のビットライン形成部位のみを開口する形状のレジストパターン51を形成する。ここでは図示のように、レジストパターン51はビットライン拡散層17よりも広い幅の開口部51aを有する形状に形成することが好適である。
【0058】
そして、レジストパターン51をマスクとしてイオン注入し、シリコン窒化膜22に格子欠陥22aを与えて電荷捕獲中心を形成する。
具体的には、半導体基板1の表面に垂直な方向から砒素を加速エネルギーが10keV〜20keV、ドーズ量が1.0×1012/cm2〜2.0×1015/cm2の条件でイオン注入し、シリコン窒化膜22のレジストパターン51の開口部51aに相当する、即ちシリコン窒化膜22のビットライン拡散層17の上部に相当する部位に選択的に格子欠陥22aを与える。
【0059】
ここで、本変形例のようにビットライン拡散層17に対して幅広の開口51aを持つレジストパターン51を形成する替わりに、ビットライン拡散層17とほぼ同等の幅の開口を持つレジストパターンを形成し、本実施形態と同様に半導体基板1の表面に垂直な方向から所定角(例えばチルト角45°)を付与してイオン注入するようにしても良い。
【0060】
しかる後、本実施形態と同様に図2(c)〜図3の各工程を経て、半導体記憶装置を完成させる。
【0061】
本変形例によれば、プラズマ窒化法により低温条件で高品質の窒化膜22を形成し、しかもこの窒化膜22を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高い半導体記憶装置が実現する。
【0062】
更に本変形例によれば、ONO膜15を形成する前に埋め込みビットライン17の形成のためのイオン注入を行うため、不純物がONO膜15を貫通することにより発生するダメージを防止することができ、十分なビットライン−ワードライン間耐圧が確保される。
【0063】
(第2の実施形態)
本実施形態では、半導体記憶装置として埋め込みビットライン型でなく、メモリセルアレイ領域に素子分離構造が形成されてなるコンベンショナルMONOS構造のトランジスタを開示する。なお便宜上、当該トランジスタの構造をその製造方法と共に説明する。
【0064】
この半導体記憶装置は、メモリセルアレイ領域のMONOSトランジスタがワードラインに垂直なチャネルを有し、その周辺回路領域にはCMOSトランジスタが形成されてなるものである。
【0065】
図7及び図8は、本実施形態によるMONOSトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
ここで図3(a)と同様に、各図中でメモリセルアレイ領域(コア領域)11における左側のコアXで示す部位がゲート電極の長手方向に沿った断面を、右側のコアYで示す部位がゲート電極の長手方向に直交する断面を表す。なお、第1の実施形態と対応する構成部材等については、同符号を記して説明を省略する。
【0066】
先ず、図7(a)に示すように、第1の実施形態と同様に、周辺回路領域12にウェル3,4を形成する。
【0067】
続いて、いわゆるLOCOS法によりメモリセルアレイ領域11及び周辺回路領域12にそれぞれ素子活性領域を画定する。
具体的には、シリコン酸化膜2上にSiN膜(不図示)を膜厚100nm程度に形成し、このSiN膜をパターニングしてメモリセルアレイ領域11及び周辺回路領域12の各素子分離領域のみを開口する形状に加工する。そして、シリコン酸化膜2の前記開口から露出した部位を酸化し、この素子分離領域にのみ厚いフィールド酸化膜14を形成し、素子活性領域を画定する。
【0068】
続いて、図7(b)に示すように、シリコン酸化膜2を除去した後、トンネル絶縁膜となる下部シリコン酸化膜21、電荷捕獲膜となるシリコン窒化膜22、及び上部シリコン酸化膜23をそれぞれ膜厚7μm程度、10μm程度、及び10μm程度に順次形成し、ONO膜15とする。ここで、シリコン窒化膜22は第1の実施形態と同様に上述のプラズマ窒化法により形成し、下部シリコン酸化膜21及び上部シリコン酸化膜23はプラズマ酸化処理、又は熱酸化法やCVD酸化法により形成する。
【0069】
続いて、ONO膜15をパターニングして周辺回路領域12のONO膜15を除去した後、第1の実施形態と同様に、2回の熱酸化により周辺回路領域12に膜厚の異なる2種類のゲート絶縁膜31,32を形成する。
【0070】
続いて、図7(c)に示すように、第1の実施形態と同様に、多結晶シリコン膜及びタングステンシリサイド膜からなる積層膜を形成した後、この積層膜(及びゲート絶縁膜31,32)をパターニングすることにより、メモリセルアレイ領域11のONO膜15上及び周辺回路領域12のゲート絶縁膜31,32上にそれぞれゲート電極53をパターン形成する。
【0071】
続いて、図7(d)に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーにより周辺回路領域12を覆いメモリセルアレイ領域11を開口する形状のレジストパターン52を形成する。
【0072】
そして、レジストパターン52及びゲート電極53をマスクとしてイオン注入し、メモリセルアレイ領域11にソース/ドレイン54を形成した後、更なるイオン注入によりシリコン窒化膜22に格子欠陥を与える。
具体的には、図8(a)に示すように、先ずレジストパターン52及びゲート電極53をマスクとして、n型不純物、ここでは砒素(As)を加速エネルギーが40keV、ドーズ量が2.0×1015/cm2の条件でイオン注入し、レジストパターン52の開口部52aから露出するONO膜15の位置に相当する半導体基板1のゲート電極53の両側部位にソース/ドレイン54を形成する。
【0073】
次に、図8(b)に示すように、再度レジストパターン52をマスクとして、半導体基板1の表面に垂直な方向から所定角、ここでは45°のチルト角を持たせて、砒素を加速エネルギーが10keV〜20keV、ドーズ量が1.0×1012/cm2〜2.0×1015/cm2の条件でイオン注入し、シリコン窒化膜22のレジストパターン52の開口部52aに相当する部位、即ちシリコン窒化膜22のソース/ドレイン54の上部に相当する部位に選択的に格子欠陥22aを与え、電荷捕獲中心を形成する。
【0074】
なお、本実施形態では、ソース/ドレイン54を形成するためのイオン注入を行った後に、シリコン窒化膜22に格子欠陥22aを与えるためのイオン注入を行う場合を例示したが、順序を逆にして、後者のイオン注入の後に前者のイオン注入を行うようにしても良い。
【0075】
続いて、レジストパターン52を灰化処理等により除去した後、第1の実施形態と同様に、周辺回路領域12の一方の素子活性領域にn型のソース/ドレインを、他方の素子活性領域にp型のソース/ドレイン(共に不図示)をそれぞれ形成する。
【0076】
しかる後、第1の実施形態と同様に、層間絶縁膜や各種コンタクト孔、配線層等の形成を経て、MONOSトランジスタを完成させる。
【0077】
以上説明したように、本実施形態によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜22を形成し、しかもこのシリコン窒化膜22を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高いMONOSトランジスタが実現する。
【0078】
(第3の実施形態)
本実施形態では、半導体記憶装置として埋め込みビットライン型のSNOS構造のトランジスタを開示する。なお便宜上、当該トランジスタの構造をその製造方法と共に説明する。なお、第1の実施形態と対応する構成部材等については、同符号を記して説明を省略する。
【0079】
この半導体記憶装置は、メモリセルアレイ領域のSNOSトランジスタがプレーナ型とされており、その周辺回路領域にはCMOSトランジスタが形成されてなるものである。
【0080】
図9は、本実施形態による埋め込みビットライン型のSNOSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
本実施形態では、第1の実施形態におけるONO膜15を形成する替わりに、シリコン窒化膜61とシリコン酸化膜62が積層されてなるON膜63を形成する。
【0081】
先ず、第1の実施形態と同様に図1(a),(b)の各工程を経た後、図9(a)に示すように、メモリセルアレイ領域11に残存するシリコン酸化膜2を除去した後、トンネル絶縁膜となる下部シリコン酸化膜61、及び電荷捕獲膜となるシリコン窒化膜62をそれぞれ膜厚7μm程度、10μm程度に順次形成し、ON膜63とする。ここで、シリコン窒化膜62は第1の実施形態と同様に上述のプラズマ窒化法により形成し、下部シリコン酸化膜61はプラズマ酸化処理、又は熱酸化法やCVD酸化法により形成する。
【0082】
続いて、図9(b)に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりメモリセルアレイ領域11のビットライン形成部位のみを開口する形状のレジストパターン16を形成する。
【0083】
そして、レジストパターン16をマスクとしてイオン注入し、メモリセルアレイ領域11にビットライン拡散層17を形成した後、更なるイオン注入によりシリコン窒化膜62に格子欠陥を与える。
具体的には、図9(c)に示すように、先ずレジストパターン16をマスクとして、n型不純物、ここでは砒素(As)を加速エネルギーが70keV、ドーズ量が2.0×1015/cm2の条件でイオン注入し、レジストパターン16の開口部16aから露出するON膜63の位置に相当する半導体基板1の表層にソース/ドレインとなるビットライン拡散層17を形成する。
【0084】
次に、図9(d)に示すように、再度レジストパターン16をマスクとして、半導体基板1の表面に垂直な方向から所定角、ここでは45°のチルト角を持たせて、砒素を加速エネルギーが10keV〜20keV、ドーズ量が1.0×1012/cm2〜2.0×1015/cm2の条件でイオン注入し、シリコン窒化膜62のレジストパターン16の開口部16aに相当する部位、即ちシリコン窒化膜62のビットライン拡散層17の上部に相当する部位に選択的に格子欠陥62aを与え、電荷捕獲中心を形成する。
【0085】
なお、本実施形態では、ビットライン拡散層17を形成するためのイオン注入を行った後に、シリコン窒化膜62に格子欠陥62aを与えるためのイオン注入を行う場合を例示したが、順序を逆にして、後者のイオン注入の後に前者のイオン注入を行うようにしても良い。
【0086】
しかる後、第1の実施形態と同様に、図2(c)〜図3に相当する各工程を経て、SNOSトランジスタを完成させる。
【0087】
以上説明したように、本実施形態によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜62を形成し、しかもこのシリコン窒化膜62を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高いSNOSトランジスタが実現する。
【0088】
なお、本実施形態においても、第1の実施形態の変形例1と同様に、図10に示すように、ビットライン拡散層17を形成した後にレジストパターン16にレジストトリミングを施してレジストパターン16の開口を拡大させ(開口16b)、これをマスクとしてイオン注入し、シリコン窒化膜62に格子欠陥62aを与えるようにしても良い。
【0089】
また、第1の実施形態の変形例2と同様に、図11(a)に示すように、レジストパターン16をマスクとしてイオン注入してビットライン拡散層17を形成した後、ON膜63を形成し、続いて図11(b)に示すように、レジストパターン16を除去してレジストパターン51を形成し、これをマスクとしてイオン注入してシリコン窒化膜62に格子欠陥62aを与えるようにしても良い。
【0090】
更に、第2の実施形態と同様に、埋め込みビットライン型でなく、メモリセルアレイ領域に素子分離構造が形成され、ゲート電極に垂直なチャネルを有してなるコンベンショナルMNOS構造のトランジスタに本発明を適用しても良い。この場合、図12(a)に示すように、レジストパターン52及びゲート電極53をマスクとしてイオン注入し、メモリセルアレイ領域11にソース/ドレイン54を形成した後、図12(b)に示すように、更なるイオン注入によりON膜63のシリコン窒化膜62に格子欠陥62aを与える。そして、周辺回路領域12にp型及びn型のソース/ドレインを形成し、層間絶縁膜や各種コンタクト孔、配線層等の形成を経て、半導体記憶装置を完成させる。
【0091】
(第4の実施形態)
本実施形態では、半導体記憶装置として埋め込みビットライン型のSNS構造のトランジスタを開示する。なお便宜上、当該トランジスタの構造をその製造方法と共に説明する。なお、第1の実施形態と対応する構成部材等については、同符号を記して説明を省略する。
【0092】
この半導体記憶装置は、メモリセルアレイ領域のSNSトランジスタがプレーナ型とされており、その周辺回路領域にはCMOSトランジスタが形成されてなるものである。
【0093】
図13は、本実施形態による埋め込みビットライン型のSNSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
本実施形態では、第1の実施形態におけるONO膜15を形成する替わりに、単層のシリコン窒化膜71を形成する。
【0094】
先ず、第1の実施形態と同様に図1(a),(b)の各工程を経た後、図13(a)に示すように、メモリセルアレイ領域11に残存するシリコン酸化膜2を除去した後、第1の実施形態と同様に上述のプラズマ窒化法によりシリコン窒化膜71を膜厚20nm程度に形成する。
【0095】
続いて、図13(b)に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりメモリセルアレイ領域11のビットライン形成部位のみを開口する形状のレジストパターン16を形成する。
【0096】
そして、レジストパターン16をマスクとしてイオン注入し、メモリセルアレイ領域11にビットライン拡散層17を形成した後、更なるイオン注入によりシリコン窒化膜62に格子欠陥を与える。
具体的には、図13(c)に示すように、先ずレジストパターン16をマスクとして、n型不純物、ここでは砒素(As)を加速エネルギーが70keV、ドーズ量が2.0×1015/cm2の条件でイオン注入し、レジストパターン16の開口部16aから露出するシリコン窒化膜71の位置に相当する半導体基板1の表層にソース/ドレインとなるビットライン拡散層17を形成する。
【0097】
次に、図13(d)に示すように、再度レジストパターン16をマスクとして、半導体基板1の表面に垂直な方向から所定角、ここでは45°のチルト角を持たせて、砒素を加速エネルギーが10keV〜20keV、ドーズ量が1.0×1012/cm2〜2.0×1015/cm2の条件でイオン注入し、シリコン窒化膜62のレジストパターン16の開口部16aに相当する部位、即ちシリコン窒化膜71のビットライン拡散層17の上部に相当する部位に選択的に格子欠陥71aを与え、電荷捕獲中心を形成する。
【0098】
なお、本実施形態では、ビットライン拡散層17を形成するためのイオン注入を行った後に、シリコン窒化膜71に格子欠陥71aを与えるためのイオン注入を行う場合を例示したが、順序を逆にして、後者のイオン注入の後に前者のイオン注入を行うようにしても良い。
【0099】
しかる後、第1の実施形態と同様に、図2(c)〜図3に相当する各工程を経て、SNSトランジスタを完成させる。
【0100】
以上説明したように、本実施形態によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜71を形成し、しかもこのシリコン窒化膜71を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高いSNSトランジスタが実現する。
【0101】
なお、本実施形態においても、第1の実施形態の変形例1と同様に、図14に示すように、ビットライン拡散層17を形成した後にレジストパターン16にレジストトリミングを施してレジストパターン16の開口を拡大させ(開口16b)、これをマスクとしてイオン注入し、シリコン窒化膜71に格子欠陥71aを与えるようにしても良い。
【0102】
また、第1の実施形態の変形例2と同様に、図15(a)に示すように、シリコン窒化膜71を形成する前にレジストパターン16をマスクとしてイオン注入してビットライン拡散層17を形成した後、図15(b)に示すように、レジストパターン16を除去してレジストパターン51を形成し、これをマスクとしてイオン注入してシリコン窒化膜71に格子欠陥71aを与えるようにしても良い。
【0103】
更に、第2の実施形態と同様に、埋め込みビットライン型でなく、メモリセルアレイ領域に素子分離構造が形成されてなるコンベンショナルMNS構造のトランジスタに本発明を適用しても良い。この場合、図16(a)に示すように、レジストパターン52及びゲート電極53をマスクとしてイオン注入し、メモリセルアレイ領域11にソース/ドレイン54を形成した後、図16(b)に示すように、更なるイオン注入によりシリコン窒化膜71に格子欠陥71aを与える。そして、周辺回路領域12にp型及びn型のソース/ドレインを形成し、層間絶縁膜や各種コンタクト孔、配線層等の形成を経て、MNSトランジスタを完成させる。
【0104】
以上説明したように、本実施形態によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜71を形成し、しかもこのシリコン窒化膜71を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高いMNSトランジスタが実現する。
【0105】
ここで、窒化膜の単層による電荷蓄積メモリは、窒化膜に対して半導体基板との界面準位の少ないゲート絶縁膜としての性質が要求される。従って、このデバイスは、現存する技術ではプラズマ窒化法を用いなければ形成することはできない。
【0106】
(第5の実施形態)
第1〜第4の実施形態では、プラズマ窒化法により形成され、電荷捕獲膜となるシリコン窒化膜にイオン注入により電荷捕獲中心を形成したが、本実施形態では、イオン注入を行う替わりに、不活性ガスを用いたRF(高周波)処理、例えばRFスパッタエッチングを行う。
【0107】
ここでは一例として、第3の実施形態と同様に埋め込みビットライン型のSNOS構造のメモリセルを有する場合について例示する。
図17は、本実施形態による半導体記憶装置の製造方法におけるRF処理工程を示す概略断面図である。
本実施形態では、本実施形態と同様に、図1(a),(b)及び図9(a)〜(c)の各工程を経た後、図17に示すように、再度レジストパターン16をマスクとして、アルゴン(Ar)やキセノン(Xe)等の不活性ガス、ここではArガスを用いてRF処理し、シリコン窒化膜62のレジストパターン16の開口部16aに相当する部位、即ちシリコン窒化膜62のビットライン拡散層17の上部に相当する部位に選択的に格子欠陥62bを与え、電荷捕獲中心を形成する。
【0108】
ここで、RF処理のエネルギーが比較的小さいことから、シリコン酸化膜等を介することなく本実施形態のように露出したシリコン窒化膜に直接的にRF処理を施すようにすることが望ましい。
【0109】
しかる後、第2の実施形態と同様に、図2(c)〜図3に相当する各工程を経て、半導体記憶装置を完成させる。
【0110】
以上説明したように、本実施形態によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜22を形成し、しかもこのシリコン窒化膜22を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高い半導体記憶装置が実現する。
【0111】
なお、上述した第1〜第3及び第5の実施形態では、ONO膜又はON膜を形成するに際して、シリコン酸化膜の表層をプラズマ窒化法により直接シリコン窒化膜に置き換える場合を例示したが、シリコン酸化膜上に先ずシリコン膜を形成し、このシリコン膜をプラズマ窒化するようにして良い。
【0112】
第3の実施形態を例に採れば、図18(a)に示すように、トンネル絶縁膜となる下部シリコン酸化膜61を形成した後、この下部シリコン酸化膜61上にアモルファスシリコン膜81を膜厚5nm程度に形成した後、図18(b)に示すように、アモルファスシリコン膜81に上述したプラズマ窒化を施すことにより、電荷捕獲膜となる膜厚10nm程度のシリコン窒化膜82を形成し、ON膜83とする。この場合、アモルファスシリコン膜の替わりに多結晶シリコン膜を形成しても好適である。
【0113】
また、第1〜第5の実施形態を通じて、上述のプラズマ窒化法により形成したシリコン窒化膜の特定部位に格子欠陥を与え、この特定部位に電荷捕獲中心を形成する場合を例示したが、本発明はこれに限定されることなく、場合に応じて、例えば前記シリコン窒化膜のほぼ全面に格子欠陥を与えるようにしても良い。
【0114】
以下、本発明の諸態様を付記としてまとめて記載する。
【0115】
(付記1)半導体基板と、
前記半導体基板上に形成され、電荷捕獲機能を有する窒化膜を含む絶縁膜と、
前記絶縁膜を介して前記半導体基板上に形成されたゲート電極と、
前記半導体基板に形成された一対の不純物拡散層と
を含み、
前記窒化膜は、その特定部位に格子欠陥が形成されてなる電荷捕獲中心を有することを特徴とする半導体記憶装置。
【0116】
(付記2)前記窒化膜は、マイクロ波励起のプラズマ窒化のみ又は前記プラズマ窒化を含む一連の工程により形成されてなる緻密構造のプラズマ窒化膜であることを特徴とする付記1に記載の半導体記憶装置。
【0117】
(付記3)前記絶縁膜は、酸化膜上に前記窒化膜が形成されてなる積層膜であることを特徴とする付記1又は2に記載の半導体記憶装置。
【0118】
(付記4)前記絶縁膜は、前記窒化膜の上下を各酸化膜により挟む積層膜であることを特徴とする付記1又は2に記載の半導体記憶装置。
【0119】
(付記5)前記絶縁膜は前記窒化膜のみからなることを特徴とする付記1又は2に記載の半導体記憶装置。
【0120】
(付記6)前記不純物拡散層はビットラインを兼ねていることを特徴とする付記3〜5のいずれか1項に記載の半導体記憶装置。
【0121】
(付記7)前記不純物拡散層の上部に、当該不純物拡散層と電気的に接続されるビットラインが設けられていることを特徴とする付記3〜5のいずれか1項に記載の半導体記憶装置。
【0122】
(付記8)半導体基板上にプラズマ窒化法のみ又はプラズマ窒化法を含む一連の工程により窒化膜を形成し、当該窒化膜を含む絶縁膜を形成する工程と、
前記半導体基板の表層に不純物を導入して一対の不純物拡散層を形成する工程と、
前記不純物拡散層の形成前又は後に、前記窒化膜の少なくとも前記不純物拡散層上に相当する部位に格子欠陥を与え、電荷捕獲中心を形成する工程と、
前記絶縁膜を介して前記不純物拡散層と交差するようにゲート電極を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【0123】
(付記9)前記電荷捕獲中心を形成するに際して、前記窒化膜の前記不純物拡散層上に相当する部位のみに選択的に格子欠陥を与えることを特徴とする付記8に記載の半導体記憶装置の製造方法。
【0124】
(付記10)前記電荷捕獲中心を形成するに際して、前記窒化膜の全面に格子欠陥を与えることを特徴とする付記8に記載の半導体記憶装置の製造方法。
【0125】
(付記11)前記窒化膜に不純物を導入することにより、前記格子欠陥を与えることを特徴とする付記8〜10のいずれか1項に記載の半導体記憶装置の製造方法。
【0126】
(付記12)前記不純物拡散層を形成した後、当該不純物拡散層の形成に用いたレジストマスクを再度用い、前記レジストマスクに対して傾斜させた方向から前記窒化膜に前記不純物の導入をして前記格子欠陥を与えることを特徴とする付記11に記載の半導体記憶装置の製造方法。
【0127】
(付記13)前記不純物拡散層を形成した後、当該不純物拡散層の形成に用いたレジストマスクにトリミングを施し、開口の拡大された前記レジストマスクを用いて前記窒化膜に前記不純物の導入をして前記格子欠陥を与えることを特徴とする付記11に記載の半導体記憶装置の製造方法。
【0128】
(付記14)前記不純物拡散層を形成した後に、前記窒化膜を含む前記絶縁膜の全部又は一部を形成することを特徴とする付記11〜13のいずれか1項に記載の半導体記憶装置の製造方法。
【0129】
(付記15)前記窒化膜に導入する前記不純物は、シリコン、酸素、窒素、アルゴン、フッ素、ホウ素、リン、砒素、インジウム、ゲルマニウム及びアンチモンのうちから選ばれた1種又は組み合わされた複数種であることを特徴とする付記11〜14のいずれか1項に記載の半導体記憶装置の製造方法。
【0130】
(付記16)不活性ガスを用いた高周波処理を前記窒化膜に施すことにより、前記格子欠陥を与えることを特徴とする付記8〜10のいずれか1項に記載の半導体記憶装置の製造方法。
【0131】
(付記17)半導体基板上にプラズマ窒化法のみ又はプラズマ窒化法を含む一連の工程により窒化膜を形成し、当該窒化膜を含む絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
少なくとも前記ゲート電極をマスクとして、前記半導体基板の表層に不純物を導入して一対の不純物拡散層を形成する工程と、
前記不純物拡散層の形成前又は後に、少なくとも前記ゲート電極をマスクとして、前記窒化膜の少なくとも前記不純物拡散層上に相当する部位に格子欠陥を与え、電荷捕獲中心を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【0132】
(付記18)前記電荷捕獲中心を形成するに際して、前記窒化膜の前記不純物拡散層上に相当する部位のみに選択的に格子欠陥を与えることを特徴とする付記17に記載の半導体記憶装置の製造方法。
【0133】
(付記19)前記窒化膜に不純物を導入することにより、前記格子欠陥を与えることを特徴とする付記17又は18に記載の半導体記憶装置の製造方法。
【0134】
(付記20)前記半導体基板に対して傾斜させた方向から前記窒化膜に前記不純物の導入を行うことを特徴とする付記19に記載の半導体記憶装置の製造方法。
【0135】
(付記21)前記窒化膜に導入する前記不純物は、シリコン、酸素、窒素、アルゴン、フッ素、ホウ素、リン、砒素、インジウム、ゲルマニウム及びアンチモンのうちから選ばれた1種又は組み合わされた複数種であることを特徴とする付記19又は20に記載の半導体記憶装置の製造方法。
【0136】
(付記22)不活性ガスを用いた高周波処理を前記窒化膜に施すことにより、前記格子欠陥を与えることを特徴とする付記17又は18に記載の半導体記憶装置の製造方法。
【0137】
(付記23)前記窒化膜を、窒素原子を含むソースガスの雰囲気中でマイクロ波によりプラズマを励起して窒化物ラジカルを発生させ、窒化処理を行うことにより形成することを特徴とする付記8〜22のいずれか1項に記載の半導体記憶装置の製造方法。
【0138】
(付記24)前記ソースガスは、NH3ガス、N2とH2の混合ガス及びN2ガスから選ばれた1種、又はNH3ガスとN2ガスの混合ガス、又はNH3ガス、N2及びH2の混合ガスであることを特徴とする付記23に記載の半導体記憶装置の製造方法。
【0139】
(付記25)前記絶縁膜は、酸化膜上に前記窒化膜が形成されてなる積層膜であることを特徴とする付記8〜24のいずれか1項に記載の半導体記憶装置の製造方法。
【0140】
(付記26)前記絶縁膜は、前記窒化膜の上下を各酸化膜により挟む積層膜であることを特徴とする付記8〜24のいずれか1項に記載の半導体記憶装置の製造方法。
【0141】
(付記27)前記絶縁膜は、前記窒化膜のみの単層構造あることを特徴とする付記8〜24のいずれか1項に記載の半導体記憶装置の製造方法。
【0142】
(付記28)前記窒化膜下の前記酸化膜を、熱酸化法、及びプラズマ酸化法、熱CVD酸化法から選ばれた1種又は組み合わされた複数種により形成することを特徴とする付記25又は26に記載の半導体記憶装置の製造方法。
【0143】
(付記29)前記窒化膜上の前記酸化膜を、熱酸化法、及びプラズマ酸化法、熱CVD酸化法から選ばれた1種又は組み合わされた複数種により形成することを特徴とする付記26に記載の半導体記憶装置の製造方法。
【0144】
(付記30)半導体基板と、
前記半導体基板上に形成され、電荷捕獲機能を有する窒化膜を含む絶縁膜と、
前記絶縁膜を介して前記半導体基板上に形成されたゲート電極と、
前記半導体基板に形成された一対の不純物拡散層と
を含む構造の半導体記憶装置の製造方法であって、
前記窒化膜をプラズマ窒化法により形成した後、前記窒化膜の一部または全体に格子欠陥を与え、電荷捕獲中心を形成することを特徴とする半導体記憶装置の製造方法。
【0145】
(付記31)前記不純物拡散層を形成する前又は後に、前記窒化膜に不純物を導入することにより、前記電荷捕獲中心を形成することを特徴とする付記30に記載の半導体記憶装置の製造方法。
【0146】
(付記32)前記不純物拡散層を形成する前又は後に、不活性ガスを用いた高周波処理を前記窒化膜に施すことにより、前記格子欠陥を与えることを特徴とする付記30に記載の半導体記憶装置の製造方法。
【0147】
(付記33)前記窒化膜を、窒素原子を含むソースガスの雰囲気中でマイクロ波によりプラズマを励起して窒化物ラジカルを発生させ、窒化処理を行うことにより形成することを特徴とする付記30〜32のいずれか1項に記載の半導体記憶装置の製造方法。
【0148】
【発明の効果】
本発明によれば、低温条件で高品質の窒化膜を形成し、しかもこの窒化膜を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高い半導体記憶装置が実現する。
【図面の簡単な説明】
【図1】第1の実施形態による埋め込みビットライン型のSONOSトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図2】図1に引き続き、第1の実施形態による埋め込みビットライン型のSONOSトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図3】図1に引き続き、第1の実施形態による埋め込みビットライン型のSONOSトランジスタを含む半導体記憶装置の製造方法を工程順に示す模式図である。
【図4】諸実施形態で用いるラジアルラインスロットアンテナを備えたプラズマ処理装置の概略構成を示す模式図である。
【図5】第1の実施形態における変形例1の半導体記憶装置の製造方法における主要工程を示す概略断面図である。
【図6】第1の実施形態における変形例2の半導体記憶装置の製造方法における主要工程を示す概略断面図である。
【図7】第2の実施形態によるMONOSトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図8】図7に引き続き、第2の実施形態によるMONOSトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図9】第3の実施形態による埋め込みビットライン型のSNOSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図10】第3の実施形態の他の例による埋め込みビットライン型のSNOSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図11】第3の実施形態の更に他の例による埋め込みビットライン型のSNOSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図12】第3の実施形態の更に他の例によるMNOSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図13】第4の実施形態による埋め込みビットライン型のSNSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図14】第4の実施形態の他の例による埋め込みビットライン型のSNSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図15】第4の実施形態の更に他の例による埋め込みビットライン型のSNSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図16】第4の実施形態の更に他の例によるMNSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図17】第5の実施形態による半導体記憶装置の製造方法におけるRF処理工程を示す概略断面図である。
【図18】諸実施形態によるプラズマシリコン窒化膜の他の形成方法を示す概略断面図である。
【符号の説明】
1 シリコン半導体基板
2 シリコン酸化膜
3 ウェル
4 トリプルウェル
11 メモリセルアレイ領域(コア領域)
12 周辺回路領域
14 フィールド酸化膜
15 ONO膜
16,51,52 レジストパターン
16a,16b,51a,52a 開口部
17 ビットライン拡散層
18,53 ゲート電極
19 積層膜
21,61 下部シリコン酸化膜
22,62,71 シリコン窒化膜
22a,62a,71a 格子欠陥
23 上部シリコン酸化膜
31,32 ゲート絶縁膜
54 ソース/ドレイン
63,83 ON膜
【発明の属する技術分野】
本発明は、窒化膜を含むゲート絶縁膜を有し、その窒化膜に電荷を蓄積することにより情報を保持することが可能な半導体記憶装置及びその製造方法に関する。
【0002】
【従来の技術】
近年、書き換え可能な半導体記憶装置として、いわゆるフラッシュメモリが数多く利用されている。その中でもフローティングゲートを用いたものが主流であるが、このタイプのメモリではトンネル絶縁膜の薄膜化が難しく、大容量化の障害となっている。そこで、書き込み時のフローティングゲートへの電荷量の制御によりトランジスタの閾値を変化させ、1つのメモリセルに多値データを記憶させる多値メモリセルが案出されている。
【0003】
フローティングゲート型とは異なり、ゲート電極直下のゲート絶縁膜に酸化膜/窒化膜(ON)の2層構造、即ち基板側から見て酸化膜上に窒化膜が重ねられた構造、又は酸化膜/窒化膜/酸化膜(ONO)の3層構造、即ち基板側から見て酸化膜上に窒化膜、酸化膜が順次重ねられた構造を適用し、トランジスタのソース/ドレインそれぞれの近傍の窒化膜に局所的に電荷を蓄積することで、1つのメモリセルに対して2ビットのデータを記憶する、MNOS構造若しくはSONOS構造の新しい多値メモリセルが提唱されている。
【0004】
このような多値メモリセルは、フローティングゲート型のそれに比べて構造が簡素であり、ビットあたりのセル面積が約1/2になるという利点を有している。更に、ソース/ドレインをビットラインとして用い(埋め込みビットライン)、即ちビットラインをワードラインの下に形成することにより、NOR型メモリでありながら各トランジスタ毎にビットラインのコンタクト孔を有しない微細化に有利なメモリセルアレイ構造のものが検討されている。
【0005】
【発明が解決しようとする課題】
上記したMNOS構造若しくはSONOS構造のメモリセルにおいて、ゲート絶縁膜を形成するには、先ず熱酸化法により膜厚7nm程度の薄い下部酸化膜(トンネル酸化膜)を形成した後、CVD法により膜厚10nm程度の窒化膜を堆積し、ON膜を形成する。そして、SONOS構造の場合には更に、窒化膜の上部を熱酸化して上部酸化膜を形成し、窒化膜を酸化膜により上下で挟持してなるONO膜を形成する。
【0006】
上記の窒化膜をCVD法により形成するに際して、650℃から850℃程度の熱が加わる。更に、上部酸化膜を当該窒化膜の熱酸化により形成するには、1000℃以上の熱処理が必要である。また、高品質の下部酸化膜を形成するには、900℃以上の温度条件を要する。
【0007】
このように、CVD法によりON膜やONO膜を形成するには、長時間の高温熱処理が必須であり、メモリセルの周辺回路領域の半導体素子、特にトランジスタの微細化とは整合性が極めて低いという問題がある。また、埋め込みビットラインを用いたメモリセルアレイ構造においては、高温の熱処理によりビットラインの不純物が拡散してしまう。これを避けるためにON膜やONO膜を形成した後にビットラインを形成すると、ON膜やONO膜にダメージが生じて耐圧の低下を招くという問題がある。
【0008】
また、CVD法により形成された窒化膜(CVD窒化膜)は多くのN空孔を有しており、これが電荷捕獲中心を構成するため、MNOS構造やSONOS構造等のトランジスタの電荷捕獲膜として用いられる。しかしながら、CVD窒化膜の形成には上述のように高温を要し、更には、ソース/ドレインを読み出し時と書き換え時に切替えてそれぞれのエッジ部のみに電荷注入することにより1セルあたり2ビットを記憶する高集積化されたMNOS、SONOS等の場合、CVD窒化膜のようにN空孔がほぼ均一に形成された窒化膜では、電荷注入を避けたい部位にも電荷捕獲中心が存在することによりデバイス動作にとって不都合を生じる。
【0009】
例えば、窒化膜の電子やホールを注入、蓄積する箇所(ドレインのエッジ近傍)以外の部位、特にチャネル中央部にエレクトロンが注入、蓄積された場合、ドレインのエッジ近傍への電子又はホールの注入状態に依らず、トランジスタの閾値が上昇し、それだけ閾値の低い状態のマージンが減少してしまうという問題がある。
【0010】
本発明は、上記の課題に鑑みてなされたものであり、低温条件で高品質の窒化膜を形成し、しかもこの窒化膜を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高い半導体記憶装置及びその製造方法を提供することを目的とする。
【0011】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【0012】
本発明の半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、電荷捕獲機能を有する窒化膜を含む絶縁膜と、前記絶縁膜を介して前記半導体基板上に形成されたゲート電極と、前記半導体基板に形成された一対の不純物拡散層とを含むものであり、前記窒化膜が、その特定部位に格子欠陥が形成されてなる電荷捕獲中心を有する。
【0013】
本発明の半導体記憶装置の製造方法は、半導体基板上にプラズマ窒化法により窒化膜を形成し、当該窒化膜を含む絶縁膜を形成する工程と、前記半導体基板の表層に不純物を導入して一対の不純物拡散層を形成する工程と、前記不純物拡散層の形成前又は後に、前記窒化膜の少なくとも前記不純物拡散層上に相当する部位に格子欠陥を与え、電荷捕獲中心を形成する工程と、前記絶縁膜を介して前記不純物拡散層と交差するようにゲート電極を形成する工程とを含む。
【0014】
本発明の半導体記憶装置の製造方法の他の態様は、半導体基板上にプラズマ窒化法により窒化膜を形成し、当該窒化膜を含む絶縁膜を形成する工程と、前記絶縁膜上にゲート電極を形成する工程と、少なくとも前記ゲート電極をマスクとして、前記半導体基板の表層に不純物を導入して一対の不純物拡散層を形成する工程と、前記不純物拡散層の形成前又は後に、少なくとも前記ゲート電極をマスクとして、前記窒化膜の少なくとも前記不純物拡散層上に相当する部位に格子欠陥を与え、電荷捕獲中心を形成する工程とを含む。
【0015】
前記製造方法において、前記窒化膜を、窒素原子を含むソースガスの雰囲気中でマイクロ波によりプラズマを励起して窒化物ラジカルを発生させ、窒化処理を行うことにより形成する。
【0016】
前記製造方法において、前記窒化膜に不純物を導入し、又は不活性ガスを用いた高周波処理することにより、前記窒化膜に前記格子欠陥を形成する。
【0017】
【発明の実施の形態】
−本発明の基本骨子−
先ず、本発明の基本骨子について説明する。
【0018】
本発明では、製造プロセス全体を通じて低温条件、具体的には、RTA等の1分以内程度での急速昇温、降温を行なう処理を除き、数分程度以上にわたって熱がかかる処理については、600℃以下の低温条件で半導体記憶装置を製造することに加え、緻密且つ良質の窒化膜(電荷捕獲膜)を得ることを考慮し、この窒化膜を形成するに際して、高温を要するCVD法に替わり、励起したプラズマにより形成した窒化物のラジカルを用いた窒化処理(プラズマ窒化法)を採用する。更に、窒化膜のみならず、ON膜ではその下層、ONO膜では窒化膜の上下層の酸化膜を同様にプラズマ処理により形成すること(プラズマ酸化法)により、サーマルバジェットの更なる低減化が可能となり、周辺回路領域との整合性が向上する。
【0019】
このプラズマ窒化法は、窒素原子を含むソースガス、例えばNH3ガス、N2とH2の混合ガス及びN2ガスから選ばれた1種、又はNH3ガスとN2ガスの混合ガス、又はNH3ガス、N2及びH2の混合ガスの雰囲気中でマイクロ波によりプラズマを励起して窒化物ラジカル(NH*ラジカル又はN*ラジカル)を発生させ、窒化処理を行う手法である。この手法によれば、200℃〜600℃程度の低温で緻密且つ良質のプラズマ窒化膜を得ることができる。なお、このプラズマ窒化膜は、プラズマ窒化法のみ又はプラズマ窒化法を含む一連の工程により形成されるが、以下の説明では便宜上、「プラズマ窒化法により」形成される旨を記す。
【0020】
ところが、プラズマ窒化膜は緻密且つ良質の窒化膜であることから、全面にわたって格子欠陥が極めて少なく、従ってN空孔が少ないため、電荷蓄積を避けたい部位については非常に優れた窒化膜である。しかしながらその反面、電荷蓄積を要する特定部位(例えばドレインのエッジ近傍)については必然的に電荷蓄積が困難となる。
【0021】
本発明者は、プラズマ窒化法を用いて緻密且つ良質の窒化膜を形成するも、その特定部位のみで電荷蓄積を行うことを考慮し、プラズマ窒化法により窒化膜を形成することに加え、このプラズマ窒化膜の特定部位、例えばドレインのエッジ近傍に選択的に格子欠陥を与え、当該特定部位にのみ電荷捕獲中心を形成することに想到した。なおこの場合、プラズマ窒化膜の全面に格子欠陥を与えることも可能であることは言うまでもない。
【0022】
プラズマ窒化膜の特定部位に格子欠陥を与える手法としては、当該特定部位にイオン注入により不純物を導入すること、当該特定部位に不活性ガスを用いた高周波処理(RF処理)を施すことが有効である。具体的には、プラズマ窒化膜の当該特定部位のみを開口するレジストパターンを形成し、これをマスクとしてイオン注入又はRF処理を行えば良い。
【0023】
この場合、埋め込みビットライン型のSONOS/SNOS/SNS構造のトランジスタ、即ち、埋め込みビットライン兼用のソース/ドレインを有し、ワードライン(ゲート電極)に平行なチャネルを持つ窒化膜電荷蓄積メモリを製造する場合には、ソース/ドレインを形成するためのレジストパターンをマスクとして併用する。他方、コンベンショナルMONOS/MNOS/MNS構造のトランジスタ、即ち、ワードライン(ゲート電極)との自己整合により形成されたソース/ドレインを有し、ワードラインに垂直なチャネルを持つ窒化膜電荷蓄積メモリを製造する場合には、ソース/ドレインを形成するためのゲート電極をマスクとして併用することが、工程数の削減に繋がり好適である。
【0024】
−具体的な諸実施形態−
以下、上述した本発明の基本骨子を踏まえ、具体的な諸実施形態について説明する。
【0025】
(第1の実施形態)
本実施形態では、半導体記憶装置として埋め込みビットライン型のSONOS構造のトランジスタを開示する。なお便宜上、当該トランジスタの構造をその製造方法と共に説明する。
【0026】
この半導体記憶装置は、メモリセルアレイ領域のSONOSトランジスタがプレーナ型とされており、その周辺回路領域にはCMOSトランジスタが形成されてなるものである。
図1及び図2は、本実施形態による埋め込みビットライン型のSONOSトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図であり、図3(b)は図3(a)に対応した概略平面図である。ここで、図3(a),(b)ではメモリセルアレイ領域(コア領域)のみを示しており、(b)のI−Iに沿った断面が(a)のコアXに、II−IIに沿った断面が(a)のコアYにそれぞれ対応している。
【0027】
先ず、図1(a)に示すように、周辺回路領域12にウェル3,4を形成する。
具体的には、p型シリコン半導体基板1の表面にシリコン酸化膜2を膜厚20nm程度に形成し、フォトリソグラフィー及びそれに続くドライエッチングによりシリコン酸化膜2をパターニングして周辺回路領域12の所定部位を開口する形状のマスクを形成する。このマスクを用いて前記開口部位にn型不純物、ここではリン(P)をイオン注入した後、アニール処理により不純物を熱拡散させ、周辺回路領域12に各ウェル3を形成する。この場合、更にウェル3にp型不純物、例えばホウ素(B)をイオン注入し、トリプルウェル4を形成するようにしても良い。
【0028】
続いて、図1(b)に示すように、周辺回路領域12に素子分離構造を形成する。ここでは、いわゆるLOCOS法により周辺回路領域12にフィールド酸化膜14を形成し、素子活性領域を画定する。なお、LOCOS法の替わりに、例えば半導体基板の素子分離領域に溝を形成し、この溝を絶縁物で充填して素子分離構造を形成するSTI(Shallow Trench Isolation)法を行うようにしても良い。
【0029】
具体的には、シリコン酸化膜2上にSiN膜(不図示)を膜厚100nm程度に形成し、このSiN膜をパターニングして周辺回路領域12の素子分離領域のみを開口する形状に加工する。そして、シリコン酸化膜2の前記開口から露出した部位を酸化し、この素子分離領域にのみ厚いフィールド酸化膜14を形成し、素子活性領域を画定する。
【0030】
続いて、図1(c)に示すように、シリコン酸化膜2を除去した後、トンネル絶縁膜となる下部シリコン酸化膜21、電荷捕獲膜となるシリコン窒化膜22、及び上部シリコン酸化膜23をそれぞれ膜厚7nm程度、10nm程度、及び10nm程度に順次形成し、ONO膜15とする。
【0031】
ここで、シリコン窒化膜22は、マイクロ波励起のプラズマ窒化法により形成する。
具体的には、図4に示すようなラジアルラインスロットアンテナを備えたプラズマ処理装置を用いてプラズマ窒化処理を行う。このプラズマ処理装置100は、クラスターツール101に連通されたゲートバルブ102と、被処理体W(本実施形態では半導体基板1)を載置し、プラズマ処理時に被処理体Wを冷却する冷却ジャケット103を備えたサセプタ104を収納可能な処理室105と、処理室105に接続されている高真空ポンプ106と、マイクロ波源110と、アンテナ部材120と、このアンテナ部材120と共にイオンプレーティングを構成するバイアス用高周波電源107及びマッチングボックス108と、ガス供給リング131,141を有するガス供給系130,140と、被処理体Wの温度制御を行う温度制御部150とを含み構成されている。
【0032】
マイクロ波源110は、例えば、マグネトロンからなり、通常2.45GHzのマイクロ波(例えば、5kW)を発生することができる。マイクロ波は、その後、モード変換器112により伝送形態がTM、TE又はTEMモードなどに変換される。
【0033】
アンテナ部材120は、温調板122と、収納部材123と、誘電板とを有している。温調板122は、温度制御装置121に接続され、収納部材123は、遅波材124と遅波材124に接触するスロット電極(不図示)とを収納している。このスロット電極は、ラジアルラインスロットアンテナ(RLSA)又は超高能率平面アンテナと称される。但し、本実施形態ではその他の形式のアンテナ、例えば一層構造導波管平面アンテナ、誘電体基板平行平板スロットアレーなどを適用しても良い。
【0034】
上記構成のプラズマ処理装置により、ソースガスとしてAr,N2,及びH2を用い、450℃の温度条件で窒化処理を行い、酸化膜表層20nm程度を膜厚27nmの窒化膜に置換し、下部シリコン酸化膜21上にシリコン窒化膜22を形成する。
【0035】
また、下部シリコン酸化膜21及び上部シリコン酸化膜23も同様に、プラズマ酸化処理により形成する。この場合、ソースガスとしてAr及びO2を用い、酸素ラジカル(O*)を発生させることにより酸化処理を行い、450℃の温度条件で酸化膜表層の10nm程度を膜厚20nm程度の酸化膜に置換する。なお、下部シリコン酸化膜21及び上部シリコン酸化膜23については、プラズマ酸化処理に替わって熱酸化法やCVD酸化法により形成するようにしても良い。
【0036】
続いて、図1(d)に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりメモリセルアレイ領域11のビットライン形成部位のみを開口する形状のレジストパターン16を形成する。
【0037】
そして、レジストパターン16をマスクとしてイオン注入し、メモリセルアレイ領域11にビットライン拡散層17を形成した後、更なるイオン注入によりシリコン窒化膜22に格子欠陥を与える。
具体的には、図2(a)に示すように、先ずレジストパターン16をマスクとして、n型不純物、ここでは砒素(As)を加速エネルギーが70keV、ドーズ量が2.0×1015/cm2の条件でイオン注入し、レジストパターン16の開口部16aから露出するONO膜15の位置に相当する半導体基板1の表層にソース/ドレインとなるビットライン拡散層17を形成する。
【0038】
次に、図2(b)に示すように、再度レジストパターン16をマスクとして、半導体基板1の表面に垂直な方向から所定角、ここでは45°のチルト角を持たせて、砒素を加速エネルギーが10keV〜20keV、ドーズ量が1.0×1012/cm2〜2.0×1015/cm2の条件でイオン注入し、シリコン窒化膜22のレジストパターン16の開口部16aに相当する部位、即ちシリコン窒化膜22のビットライン拡散層17の上部に相当する部位に選択的に格子欠陥22aを与え、電荷捕獲中心を形成する。チルト角を付与したイオン注入により、ビットライン拡散層17の接合部からチャネル内部に30nm〜50nm程度入り込んだ箇所にホットエレクトロンが主に注入されるメモリセル構造を実現することができる。
【0039】
例えば、IEEE ELECTRON DEVICE LETTERS, VOL.22, NO.11, NOVEMBER 2001 ”Characterization of Channel Hot Electron Injection by the Subthreshould Slope of NROMTM Device”では、ビットライン拡散層の接合部からチャネル内部に40nm入ったところまでにホットエレクトロンが注入されたとすると、実際のデバイス特性とシミュレーション結果とが一致することが述べられている。
【0040】
シリコン窒化膜22にダメージを与える不純物のイオン注入は、下地のトンネル絶縁膜である下部シリコン酸化膜21には極力タメージを与えないような加速エネルギーを選択した方がよい。本実施形態では、イオン注入時の砒素の濃度ピークはシリコン窒化膜22と上部シリコン酸化膜23の界面近辺に存在し、下部シリコン酸化膜21へ突き抜ける砒素の割合がイオン注入量全体の15%以下となるように設定してある。
【0041】
なお、本実施形態では、ビットライン拡散層17を形成するためのイオン注入を行った後に、シリコン窒化膜22に格子欠陥22aを与えるためのイオン注入を行う場合を例示したが、順序を逆にして、後者のイオン注入の後に前者のイオン注入を行うようにしても良い。
【0042】
続いて、図2(c)に示すように、レジストパターン16を灰化処理等により除去した後、周辺回路領域12上におけるONO膜15をパターニングにより除去する。そして、周辺回路領域12にゲート絶縁膜を形成する。ここでは、膜厚の異なる2種類のゲート絶縁膜31,32を形成する。
【0043】
具体的には、先ず1000℃で1回目の熱酸化を行い、周辺回路領域12の各素子活性領域に膜厚8nm程度のシリコン酸化膜を形成する。続いて、フォトリソグラフィー及びHF処理を行った後、1000℃で2回目の熱酸化を行い、膜厚10nm程度のシリコン酸化膜を形成する。これにより、周辺回路領域12の一方の素子活性領域(ウェル3の領域)には膜厚10nm程度のゲート絶縁膜31、他方の素子活性領域(ウェル4の領域)には膜厚13nm程度のゲート絶縁膜32がそれぞれ形成される。
【0044】
続いて、メモリセルアレイ領域11及び周辺回路領域12に、それぞれゲート電極18をパターン形成する。
具体的には、図2(d)に示すように、例えば熱CVD法により、半導体基板1の全面に多結晶シリコン膜及びタングステンシリサイド膜からなる積層膜19をそれぞれ膜厚100nm程度、150nm程度に積層形成する。そして、図3(a),(b)に示すように、積層膜19、ONO膜15(及びゲート絶縁膜31,32)をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングし、メモリセルアレイ領域11には、ONO膜15を介してビットライン拡散層17と交差(ここでは直交)し、ワードラインとして機能するゲート電極18を、周辺回路領域12には、半導体基板1上でゲート絶縁膜31,32を介して延在するゲート電極(不図示)をそれぞれ形成する。
【0045】
続いて、周辺回路領域12にソース/ドレイン、具体的には、ウェル3にp型の不純物をイオン注入してなるp型ソース/ドレインを、ウェル4にn型の不純物をイオン注入してなるn型ソース/ドレイン(共に不図示)をそれぞれ形成する。
【0046】
しかる後、層間絶縁膜や配線層、コンタクト孔(共に不図示)等の形成を経て、SONOSトランジスタを完成させる。
【0047】
このSONOSトランジスタは、以下のように動作する。
ドレインとして機能するビットライン拡散層17の近傍にて、データの書き込み時にはチャネルホットエレクトロンを、消去時にはバンド間トンネリングにてホットホールを生成する。このとき生成された電子やホールをシリコン窒化膜22に捕獲する。また、データの読み出し時にはソースとドレインの機能を逆転させ、捕獲された電荷の正負量の違いによる閾値の相違を検出する。
【0048】
以上説明したように、本実施形態によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜22を形成し、しかもこのシリコン窒化膜22を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高いSONOSトランジスタが実現する。
【0049】
−変形例−
ここで、本実施形態の諸変形例について説明する。これらの変形例では、本実施形態と同様に埋め込みビットライン型のSONOSトランジスタを含む半導体記憶装置を例示するが、その主要工程の一部が異なる点で相違する。
【0050】
[変形例1]
図5は、変形例1の半導体記憶装置の製造方法における主要工程を示す概略断面図である。
この変形例1では、本実施形態と同様に、図1(a)〜(d)の各工程を経て、ビットライン拡散層17を形成した後、図5に示すように、レジストパターン16にレジストトリミングを施してレジストパターン16の開口部16aを拡大(後退)させ、ビットライン拡散層17よりも広い幅の開口部16bを形成する。
【0051】
そして、この拡大された開口部16bを有するレジストパターン16をマスクとして、ビットライン拡散層17の形成時と同様に半導体基板1の表面に垂直な方向から不純物(ここでは砒素)をイオン注入し、シリコン窒化膜22に格子欠陥22aを与えて電荷捕獲中心を形成する。
【0052】
この場合、開口部16bの幅がビットライン拡散層17よりも広いため、通常の角度(チルト角0°)のイオン注入でもビットライン拡散層17の接合部からチャネル内部に30nm〜50nm程度入り込んだ箇所にホットエレクトロンが主に注入される優れたメモリセル構造を実現することができる。
【0053】
しかる後、本実施形態と同様に図2(c)〜図3の各工程を経て、半導体記憶装置を完成させる。
【0054】
本変形例によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜22を形成し、しかもこのシリコン窒化膜22を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高い半導体記憶装置が実現する。
【0055】
[変形例2]
図6は、変形例2の半導体記憶装置の製造方法における主要工程を示す概略断面図である。
この変形例2では、本実施形態と同様に図1(a),(b)の各工程を経て、周辺回路領域12に素子活性領域を画定した後、ONO膜15を形成する前に、図6(a)に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりメモリセルアレイ領域11のビットライン形成部位のみを開口する形状のレジストパターン16を形成し、このレジストパターン16をマスクとしてイオン注入してビットライン拡散層17を形成する。
【0056】
続いて、図6(b)に示すように、レジストパターン16を灰化処理等により除去し、シリコン酸化膜2を除去した後、本実施形態と同様に、上部シリコン酸化膜21、上述のプラズマ窒化法によるシリコン窒化膜22、及び下部シリコン酸化膜23を順次形成し、ONO膜15とする。
【0057】
続いて、図6(c)に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりメモリセルアレイ領域11のビットライン形成部位のみを開口する形状のレジストパターン51を形成する。ここでは図示のように、レジストパターン51はビットライン拡散層17よりも広い幅の開口部51aを有する形状に形成することが好適である。
【0058】
そして、レジストパターン51をマスクとしてイオン注入し、シリコン窒化膜22に格子欠陥22aを与えて電荷捕獲中心を形成する。
具体的には、半導体基板1の表面に垂直な方向から砒素を加速エネルギーが10keV〜20keV、ドーズ量が1.0×1012/cm2〜2.0×1015/cm2の条件でイオン注入し、シリコン窒化膜22のレジストパターン51の開口部51aに相当する、即ちシリコン窒化膜22のビットライン拡散層17の上部に相当する部位に選択的に格子欠陥22aを与える。
【0059】
ここで、本変形例のようにビットライン拡散層17に対して幅広の開口51aを持つレジストパターン51を形成する替わりに、ビットライン拡散層17とほぼ同等の幅の開口を持つレジストパターンを形成し、本実施形態と同様に半導体基板1の表面に垂直な方向から所定角(例えばチルト角45°)を付与してイオン注入するようにしても良い。
【0060】
しかる後、本実施形態と同様に図2(c)〜図3の各工程を経て、半導体記憶装置を完成させる。
【0061】
本変形例によれば、プラズマ窒化法により低温条件で高品質の窒化膜22を形成し、しかもこの窒化膜22を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高い半導体記憶装置が実現する。
【0062】
更に本変形例によれば、ONO膜15を形成する前に埋め込みビットライン17の形成のためのイオン注入を行うため、不純物がONO膜15を貫通することにより発生するダメージを防止することができ、十分なビットライン−ワードライン間耐圧が確保される。
【0063】
(第2の実施形態)
本実施形態では、半導体記憶装置として埋め込みビットライン型でなく、メモリセルアレイ領域に素子分離構造が形成されてなるコンベンショナルMONOS構造のトランジスタを開示する。なお便宜上、当該トランジスタの構造をその製造方法と共に説明する。
【0064】
この半導体記憶装置は、メモリセルアレイ領域のMONOSトランジスタがワードラインに垂直なチャネルを有し、その周辺回路領域にはCMOSトランジスタが形成されてなるものである。
【0065】
図7及び図8は、本実施形態によるMONOSトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
ここで図3(a)と同様に、各図中でメモリセルアレイ領域(コア領域)11における左側のコアXで示す部位がゲート電極の長手方向に沿った断面を、右側のコアYで示す部位がゲート電極の長手方向に直交する断面を表す。なお、第1の実施形態と対応する構成部材等については、同符号を記して説明を省略する。
【0066】
先ず、図7(a)に示すように、第1の実施形態と同様に、周辺回路領域12にウェル3,4を形成する。
【0067】
続いて、いわゆるLOCOS法によりメモリセルアレイ領域11及び周辺回路領域12にそれぞれ素子活性領域を画定する。
具体的には、シリコン酸化膜2上にSiN膜(不図示)を膜厚100nm程度に形成し、このSiN膜をパターニングしてメモリセルアレイ領域11及び周辺回路領域12の各素子分離領域のみを開口する形状に加工する。そして、シリコン酸化膜2の前記開口から露出した部位を酸化し、この素子分離領域にのみ厚いフィールド酸化膜14を形成し、素子活性領域を画定する。
【0068】
続いて、図7(b)に示すように、シリコン酸化膜2を除去した後、トンネル絶縁膜となる下部シリコン酸化膜21、電荷捕獲膜となるシリコン窒化膜22、及び上部シリコン酸化膜23をそれぞれ膜厚7μm程度、10μm程度、及び10μm程度に順次形成し、ONO膜15とする。ここで、シリコン窒化膜22は第1の実施形態と同様に上述のプラズマ窒化法により形成し、下部シリコン酸化膜21及び上部シリコン酸化膜23はプラズマ酸化処理、又は熱酸化法やCVD酸化法により形成する。
【0069】
続いて、ONO膜15をパターニングして周辺回路領域12のONO膜15を除去した後、第1の実施形態と同様に、2回の熱酸化により周辺回路領域12に膜厚の異なる2種類のゲート絶縁膜31,32を形成する。
【0070】
続いて、図7(c)に示すように、第1の実施形態と同様に、多結晶シリコン膜及びタングステンシリサイド膜からなる積層膜を形成した後、この積層膜(及びゲート絶縁膜31,32)をパターニングすることにより、メモリセルアレイ領域11のONO膜15上及び周辺回路領域12のゲート絶縁膜31,32上にそれぞれゲート電極53をパターン形成する。
【0071】
続いて、図7(d)に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーにより周辺回路領域12を覆いメモリセルアレイ領域11を開口する形状のレジストパターン52を形成する。
【0072】
そして、レジストパターン52及びゲート電極53をマスクとしてイオン注入し、メモリセルアレイ領域11にソース/ドレイン54を形成した後、更なるイオン注入によりシリコン窒化膜22に格子欠陥を与える。
具体的には、図8(a)に示すように、先ずレジストパターン52及びゲート電極53をマスクとして、n型不純物、ここでは砒素(As)を加速エネルギーが40keV、ドーズ量が2.0×1015/cm2の条件でイオン注入し、レジストパターン52の開口部52aから露出するONO膜15の位置に相当する半導体基板1のゲート電極53の両側部位にソース/ドレイン54を形成する。
【0073】
次に、図8(b)に示すように、再度レジストパターン52をマスクとして、半導体基板1の表面に垂直な方向から所定角、ここでは45°のチルト角を持たせて、砒素を加速エネルギーが10keV〜20keV、ドーズ量が1.0×1012/cm2〜2.0×1015/cm2の条件でイオン注入し、シリコン窒化膜22のレジストパターン52の開口部52aに相当する部位、即ちシリコン窒化膜22のソース/ドレイン54の上部に相当する部位に選択的に格子欠陥22aを与え、電荷捕獲中心を形成する。
【0074】
なお、本実施形態では、ソース/ドレイン54を形成するためのイオン注入を行った後に、シリコン窒化膜22に格子欠陥22aを与えるためのイオン注入を行う場合を例示したが、順序を逆にして、後者のイオン注入の後に前者のイオン注入を行うようにしても良い。
【0075】
続いて、レジストパターン52を灰化処理等により除去した後、第1の実施形態と同様に、周辺回路領域12の一方の素子活性領域にn型のソース/ドレインを、他方の素子活性領域にp型のソース/ドレイン(共に不図示)をそれぞれ形成する。
【0076】
しかる後、第1の実施形態と同様に、層間絶縁膜や各種コンタクト孔、配線層等の形成を経て、MONOSトランジスタを完成させる。
【0077】
以上説明したように、本実施形態によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜22を形成し、しかもこのシリコン窒化膜22を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高いMONOSトランジスタが実現する。
【0078】
(第3の実施形態)
本実施形態では、半導体記憶装置として埋め込みビットライン型のSNOS構造のトランジスタを開示する。なお便宜上、当該トランジスタの構造をその製造方法と共に説明する。なお、第1の実施形態と対応する構成部材等については、同符号を記して説明を省略する。
【0079】
この半導体記憶装置は、メモリセルアレイ領域のSNOSトランジスタがプレーナ型とされており、その周辺回路領域にはCMOSトランジスタが形成されてなるものである。
【0080】
図9は、本実施形態による埋め込みビットライン型のSNOSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
本実施形態では、第1の実施形態におけるONO膜15を形成する替わりに、シリコン窒化膜61とシリコン酸化膜62が積層されてなるON膜63を形成する。
【0081】
先ず、第1の実施形態と同様に図1(a),(b)の各工程を経た後、図9(a)に示すように、メモリセルアレイ領域11に残存するシリコン酸化膜2を除去した後、トンネル絶縁膜となる下部シリコン酸化膜61、及び電荷捕獲膜となるシリコン窒化膜62をそれぞれ膜厚7μm程度、10μm程度に順次形成し、ON膜63とする。ここで、シリコン窒化膜62は第1の実施形態と同様に上述のプラズマ窒化法により形成し、下部シリコン酸化膜61はプラズマ酸化処理、又は熱酸化法やCVD酸化法により形成する。
【0082】
続いて、図9(b)に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりメモリセルアレイ領域11のビットライン形成部位のみを開口する形状のレジストパターン16を形成する。
【0083】
そして、レジストパターン16をマスクとしてイオン注入し、メモリセルアレイ領域11にビットライン拡散層17を形成した後、更なるイオン注入によりシリコン窒化膜62に格子欠陥を与える。
具体的には、図9(c)に示すように、先ずレジストパターン16をマスクとして、n型不純物、ここでは砒素(As)を加速エネルギーが70keV、ドーズ量が2.0×1015/cm2の条件でイオン注入し、レジストパターン16の開口部16aから露出するON膜63の位置に相当する半導体基板1の表層にソース/ドレインとなるビットライン拡散層17を形成する。
【0084】
次に、図9(d)に示すように、再度レジストパターン16をマスクとして、半導体基板1の表面に垂直な方向から所定角、ここでは45°のチルト角を持たせて、砒素を加速エネルギーが10keV〜20keV、ドーズ量が1.0×1012/cm2〜2.0×1015/cm2の条件でイオン注入し、シリコン窒化膜62のレジストパターン16の開口部16aに相当する部位、即ちシリコン窒化膜62のビットライン拡散層17の上部に相当する部位に選択的に格子欠陥62aを与え、電荷捕獲中心を形成する。
【0085】
なお、本実施形態では、ビットライン拡散層17を形成するためのイオン注入を行った後に、シリコン窒化膜62に格子欠陥62aを与えるためのイオン注入を行う場合を例示したが、順序を逆にして、後者のイオン注入の後に前者のイオン注入を行うようにしても良い。
【0086】
しかる後、第1の実施形態と同様に、図2(c)〜図3に相当する各工程を経て、SNOSトランジスタを完成させる。
【0087】
以上説明したように、本実施形態によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜62を形成し、しかもこのシリコン窒化膜62を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高いSNOSトランジスタが実現する。
【0088】
なお、本実施形態においても、第1の実施形態の変形例1と同様に、図10に示すように、ビットライン拡散層17を形成した後にレジストパターン16にレジストトリミングを施してレジストパターン16の開口を拡大させ(開口16b)、これをマスクとしてイオン注入し、シリコン窒化膜62に格子欠陥62aを与えるようにしても良い。
【0089】
また、第1の実施形態の変形例2と同様に、図11(a)に示すように、レジストパターン16をマスクとしてイオン注入してビットライン拡散層17を形成した後、ON膜63を形成し、続いて図11(b)に示すように、レジストパターン16を除去してレジストパターン51を形成し、これをマスクとしてイオン注入してシリコン窒化膜62に格子欠陥62aを与えるようにしても良い。
【0090】
更に、第2の実施形態と同様に、埋め込みビットライン型でなく、メモリセルアレイ領域に素子分離構造が形成され、ゲート電極に垂直なチャネルを有してなるコンベンショナルMNOS構造のトランジスタに本発明を適用しても良い。この場合、図12(a)に示すように、レジストパターン52及びゲート電極53をマスクとしてイオン注入し、メモリセルアレイ領域11にソース/ドレイン54を形成した後、図12(b)に示すように、更なるイオン注入によりON膜63のシリコン窒化膜62に格子欠陥62aを与える。そして、周辺回路領域12にp型及びn型のソース/ドレインを形成し、層間絶縁膜や各種コンタクト孔、配線層等の形成を経て、半導体記憶装置を完成させる。
【0091】
(第4の実施形態)
本実施形態では、半導体記憶装置として埋め込みビットライン型のSNS構造のトランジスタを開示する。なお便宜上、当該トランジスタの構造をその製造方法と共に説明する。なお、第1の実施形態と対応する構成部材等については、同符号を記して説明を省略する。
【0092】
この半導体記憶装置は、メモリセルアレイ領域のSNSトランジスタがプレーナ型とされており、その周辺回路領域にはCMOSトランジスタが形成されてなるものである。
【0093】
図13は、本実施形態による埋め込みビットライン型のSNSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
本実施形態では、第1の実施形態におけるONO膜15を形成する替わりに、単層のシリコン窒化膜71を形成する。
【0094】
先ず、第1の実施形態と同様に図1(a),(b)の各工程を経た後、図13(a)に示すように、メモリセルアレイ領域11に残存するシリコン酸化膜2を除去した後、第1の実施形態と同様に上述のプラズマ窒化法によりシリコン窒化膜71を膜厚20nm程度に形成する。
【0095】
続いて、図13(b)に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりメモリセルアレイ領域11のビットライン形成部位のみを開口する形状のレジストパターン16を形成する。
【0096】
そして、レジストパターン16をマスクとしてイオン注入し、メモリセルアレイ領域11にビットライン拡散層17を形成した後、更なるイオン注入によりシリコン窒化膜62に格子欠陥を与える。
具体的には、図13(c)に示すように、先ずレジストパターン16をマスクとして、n型不純物、ここでは砒素(As)を加速エネルギーが70keV、ドーズ量が2.0×1015/cm2の条件でイオン注入し、レジストパターン16の開口部16aから露出するシリコン窒化膜71の位置に相当する半導体基板1の表層にソース/ドレインとなるビットライン拡散層17を形成する。
【0097】
次に、図13(d)に示すように、再度レジストパターン16をマスクとして、半導体基板1の表面に垂直な方向から所定角、ここでは45°のチルト角を持たせて、砒素を加速エネルギーが10keV〜20keV、ドーズ量が1.0×1012/cm2〜2.0×1015/cm2の条件でイオン注入し、シリコン窒化膜62のレジストパターン16の開口部16aに相当する部位、即ちシリコン窒化膜71のビットライン拡散層17の上部に相当する部位に選択的に格子欠陥71aを与え、電荷捕獲中心を形成する。
【0098】
なお、本実施形態では、ビットライン拡散層17を形成するためのイオン注入を行った後に、シリコン窒化膜71に格子欠陥71aを与えるためのイオン注入を行う場合を例示したが、順序を逆にして、後者のイオン注入の後に前者のイオン注入を行うようにしても良い。
【0099】
しかる後、第1の実施形態と同様に、図2(c)〜図3に相当する各工程を経て、SNSトランジスタを完成させる。
【0100】
以上説明したように、本実施形態によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜71を形成し、しかもこのシリコン窒化膜71を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高いSNSトランジスタが実現する。
【0101】
なお、本実施形態においても、第1の実施形態の変形例1と同様に、図14に示すように、ビットライン拡散層17を形成した後にレジストパターン16にレジストトリミングを施してレジストパターン16の開口を拡大させ(開口16b)、これをマスクとしてイオン注入し、シリコン窒化膜71に格子欠陥71aを与えるようにしても良い。
【0102】
また、第1の実施形態の変形例2と同様に、図15(a)に示すように、シリコン窒化膜71を形成する前にレジストパターン16をマスクとしてイオン注入してビットライン拡散層17を形成した後、図15(b)に示すように、レジストパターン16を除去してレジストパターン51を形成し、これをマスクとしてイオン注入してシリコン窒化膜71に格子欠陥71aを与えるようにしても良い。
【0103】
更に、第2の実施形態と同様に、埋め込みビットライン型でなく、メモリセルアレイ領域に素子分離構造が形成されてなるコンベンショナルMNS構造のトランジスタに本発明を適用しても良い。この場合、図16(a)に示すように、レジストパターン52及びゲート電極53をマスクとしてイオン注入し、メモリセルアレイ領域11にソース/ドレイン54を形成した後、図16(b)に示すように、更なるイオン注入によりシリコン窒化膜71に格子欠陥71aを与える。そして、周辺回路領域12にp型及びn型のソース/ドレインを形成し、層間絶縁膜や各種コンタクト孔、配線層等の形成を経て、MNSトランジスタを完成させる。
【0104】
以上説明したように、本実施形態によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜71を形成し、しかもこのシリコン窒化膜71を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高いMNSトランジスタが実現する。
【0105】
ここで、窒化膜の単層による電荷蓄積メモリは、窒化膜に対して半導体基板との界面準位の少ないゲート絶縁膜としての性質が要求される。従って、このデバイスは、現存する技術ではプラズマ窒化法を用いなければ形成することはできない。
【0106】
(第5の実施形態)
第1〜第4の実施形態では、プラズマ窒化法により形成され、電荷捕獲膜となるシリコン窒化膜にイオン注入により電荷捕獲中心を形成したが、本実施形態では、イオン注入を行う替わりに、不活性ガスを用いたRF(高周波)処理、例えばRFスパッタエッチングを行う。
【0107】
ここでは一例として、第3の実施形態と同様に埋め込みビットライン型のSNOS構造のメモリセルを有する場合について例示する。
図17は、本実施形態による半導体記憶装置の製造方法におけるRF処理工程を示す概略断面図である。
本実施形態では、本実施形態と同様に、図1(a),(b)及び図9(a)〜(c)の各工程を経た後、図17に示すように、再度レジストパターン16をマスクとして、アルゴン(Ar)やキセノン(Xe)等の不活性ガス、ここではArガスを用いてRF処理し、シリコン窒化膜62のレジストパターン16の開口部16aに相当する部位、即ちシリコン窒化膜62のビットライン拡散層17の上部に相当する部位に選択的に格子欠陥62bを与え、電荷捕獲中心を形成する。
【0108】
ここで、RF処理のエネルギーが比較的小さいことから、シリコン酸化膜等を介することなく本実施形態のように露出したシリコン窒化膜に直接的にRF処理を施すようにすることが望ましい。
【0109】
しかる後、第2の実施形態と同様に、図2(c)〜図3に相当する各工程を経て、半導体記憶装置を完成させる。
【0110】
以上説明したように、本実施形態によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜22を形成し、しかもこのシリコン窒化膜22を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高い半導体記憶装置が実現する。
【0111】
なお、上述した第1〜第3及び第5の実施形態では、ONO膜又はON膜を形成するに際して、シリコン酸化膜の表層をプラズマ窒化法により直接シリコン窒化膜に置き換える場合を例示したが、シリコン酸化膜上に先ずシリコン膜を形成し、このシリコン膜をプラズマ窒化するようにして良い。
【0112】
第3の実施形態を例に採れば、図18(a)に示すように、トンネル絶縁膜となる下部シリコン酸化膜61を形成した後、この下部シリコン酸化膜61上にアモルファスシリコン膜81を膜厚5nm程度に形成した後、図18(b)に示すように、アモルファスシリコン膜81に上述したプラズマ窒化を施すことにより、電荷捕獲膜となる膜厚10nm程度のシリコン窒化膜82を形成し、ON膜83とする。この場合、アモルファスシリコン膜の替わりに多結晶シリコン膜を形成しても好適である。
【0113】
また、第1〜第5の実施形態を通じて、上述のプラズマ窒化法により形成したシリコン窒化膜の特定部位に格子欠陥を与え、この特定部位に電荷捕獲中心を形成する場合を例示したが、本発明はこれに限定されることなく、場合に応じて、例えば前記シリコン窒化膜のほぼ全面に格子欠陥を与えるようにしても良い。
【0114】
以下、本発明の諸態様を付記としてまとめて記載する。
【0115】
(付記1)半導体基板と、
前記半導体基板上に形成され、電荷捕獲機能を有する窒化膜を含む絶縁膜と、
前記絶縁膜を介して前記半導体基板上に形成されたゲート電極と、
前記半導体基板に形成された一対の不純物拡散層と
を含み、
前記窒化膜は、その特定部位に格子欠陥が形成されてなる電荷捕獲中心を有することを特徴とする半導体記憶装置。
【0116】
(付記2)前記窒化膜は、マイクロ波励起のプラズマ窒化のみ又は前記プラズマ窒化を含む一連の工程により形成されてなる緻密構造のプラズマ窒化膜であることを特徴とする付記1に記載の半導体記憶装置。
【0117】
(付記3)前記絶縁膜は、酸化膜上に前記窒化膜が形成されてなる積層膜であることを特徴とする付記1又は2に記載の半導体記憶装置。
【0118】
(付記4)前記絶縁膜は、前記窒化膜の上下を各酸化膜により挟む積層膜であることを特徴とする付記1又は2に記載の半導体記憶装置。
【0119】
(付記5)前記絶縁膜は前記窒化膜のみからなることを特徴とする付記1又は2に記載の半導体記憶装置。
【0120】
(付記6)前記不純物拡散層はビットラインを兼ねていることを特徴とする付記3〜5のいずれか1項に記載の半導体記憶装置。
【0121】
(付記7)前記不純物拡散層の上部に、当該不純物拡散層と電気的に接続されるビットラインが設けられていることを特徴とする付記3〜5のいずれか1項に記載の半導体記憶装置。
【0122】
(付記8)半導体基板上にプラズマ窒化法のみ又はプラズマ窒化法を含む一連の工程により窒化膜を形成し、当該窒化膜を含む絶縁膜を形成する工程と、
前記半導体基板の表層に不純物を導入して一対の不純物拡散層を形成する工程と、
前記不純物拡散層の形成前又は後に、前記窒化膜の少なくとも前記不純物拡散層上に相当する部位に格子欠陥を与え、電荷捕獲中心を形成する工程と、
前記絶縁膜を介して前記不純物拡散層と交差するようにゲート電極を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【0123】
(付記9)前記電荷捕獲中心を形成するに際して、前記窒化膜の前記不純物拡散層上に相当する部位のみに選択的に格子欠陥を与えることを特徴とする付記8に記載の半導体記憶装置の製造方法。
【0124】
(付記10)前記電荷捕獲中心を形成するに際して、前記窒化膜の全面に格子欠陥を与えることを特徴とする付記8に記載の半導体記憶装置の製造方法。
【0125】
(付記11)前記窒化膜に不純物を導入することにより、前記格子欠陥を与えることを特徴とする付記8〜10のいずれか1項に記載の半導体記憶装置の製造方法。
【0126】
(付記12)前記不純物拡散層を形成した後、当該不純物拡散層の形成に用いたレジストマスクを再度用い、前記レジストマスクに対して傾斜させた方向から前記窒化膜に前記不純物の導入をして前記格子欠陥を与えることを特徴とする付記11に記載の半導体記憶装置の製造方法。
【0127】
(付記13)前記不純物拡散層を形成した後、当該不純物拡散層の形成に用いたレジストマスクにトリミングを施し、開口の拡大された前記レジストマスクを用いて前記窒化膜に前記不純物の導入をして前記格子欠陥を与えることを特徴とする付記11に記載の半導体記憶装置の製造方法。
【0128】
(付記14)前記不純物拡散層を形成した後に、前記窒化膜を含む前記絶縁膜の全部又は一部を形成することを特徴とする付記11〜13のいずれか1項に記載の半導体記憶装置の製造方法。
【0129】
(付記15)前記窒化膜に導入する前記不純物は、シリコン、酸素、窒素、アルゴン、フッ素、ホウ素、リン、砒素、インジウム、ゲルマニウム及びアンチモンのうちから選ばれた1種又は組み合わされた複数種であることを特徴とする付記11〜14のいずれか1項に記載の半導体記憶装置の製造方法。
【0130】
(付記16)不活性ガスを用いた高周波処理を前記窒化膜に施すことにより、前記格子欠陥を与えることを特徴とする付記8〜10のいずれか1項に記載の半導体記憶装置の製造方法。
【0131】
(付記17)半導体基板上にプラズマ窒化法のみ又はプラズマ窒化法を含む一連の工程により窒化膜を形成し、当該窒化膜を含む絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
少なくとも前記ゲート電極をマスクとして、前記半導体基板の表層に不純物を導入して一対の不純物拡散層を形成する工程と、
前記不純物拡散層の形成前又は後に、少なくとも前記ゲート電極をマスクとして、前記窒化膜の少なくとも前記不純物拡散層上に相当する部位に格子欠陥を与え、電荷捕獲中心を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【0132】
(付記18)前記電荷捕獲中心を形成するに際して、前記窒化膜の前記不純物拡散層上に相当する部位のみに選択的に格子欠陥を与えることを特徴とする付記17に記載の半導体記憶装置の製造方法。
【0133】
(付記19)前記窒化膜に不純物を導入することにより、前記格子欠陥を与えることを特徴とする付記17又は18に記載の半導体記憶装置の製造方法。
【0134】
(付記20)前記半導体基板に対して傾斜させた方向から前記窒化膜に前記不純物の導入を行うことを特徴とする付記19に記載の半導体記憶装置の製造方法。
【0135】
(付記21)前記窒化膜に導入する前記不純物は、シリコン、酸素、窒素、アルゴン、フッ素、ホウ素、リン、砒素、インジウム、ゲルマニウム及びアンチモンのうちから選ばれた1種又は組み合わされた複数種であることを特徴とする付記19又は20に記載の半導体記憶装置の製造方法。
【0136】
(付記22)不活性ガスを用いた高周波処理を前記窒化膜に施すことにより、前記格子欠陥を与えることを特徴とする付記17又は18に記載の半導体記憶装置の製造方法。
【0137】
(付記23)前記窒化膜を、窒素原子を含むソースガスの雰囲気中でマイクロ波によりプラズマを励起して窒化物ラジカルを発生させ、窒化処理を行うことにより形成することを特徴とする付記8〜22のいずれか1項に記載の半導体記憶装置の製造方法。
【0138】
(付記24)前記ソースガスは、NH3ガス、N2とH2の混合ガス及びN2ガスから選ばれた1種、又はNH3ガスとN2ガスの混合ガス、又はNH3ガス、N2及びH2の混合ガスであることを特徴とする付記23に記載の半導体記憶装置の製造方法。
【0139】
(付記25)前記絶縁膜は、酸化膜上に前記窒化膜が形成されてなる積層膜であることを特徴とする付記8〜24のいずれか1項に記載の半導体記憶装置の製造方法。
【0140】
(付記26)前記絶縁膜は、前記窒化膜の上下を各酸化膜により挟む積層膜であることを特徴とする付記8〜24のいずれか1項に記載の半導体記憶装置の製造方法。
【0141】
(付記27)前記絶縁膜は、前記窒化膜のみの単層構造あることを特徴とする付記8〜24のいずれか1項に記載の半導体記憶装置の製造方法。
【0142】
(付記28)前記窒化膜下の前記酸化膜を、熱酸化法、及びプラズマ酸化法、熱CVD酸化法から選ばれた1種又は組み合わされた複数種により形成することを特徴とする付記25又は26に記載の半導体記憶装置の製造方法。
【0143】
(付記29)前記窒化膜上の前記酸化膜を、熱酸化法、及びプラズマ酸化法、熱CVD酸化法から選ばれた1種又は組み合わされた複数種により形成することを特徴とする付記26に記載の半導体記憶装置の製造方法。
【0144】
(付記30)半導体基板と、
前記半導体基板上に形成され、電荷捕獲機能を有する窒化膜を含む絶縁膜と、
前記絶縁膜を介して前記半導体基板上に形成されたゲート電極と、
前記半導体基板に形成された一対の不純物拡散層と
を含む構造の半導体記憶装置の製造方法であって、
前記窒化膜をプラズマ窒化法により形成した後、前記窒化膜の一部または全体に格子欠陥を与え、電荷捕獲中心を形成することを特徴とする半導体記憶装置の製造方法。
【0145】
(付記31)前記不純物拡散層を形成する前又は後に、前記窒化膜に不純物を導入することにより、前記電荷捕獲中心を形成することを特徴とする付記30に記載の半導体記憶装置の製造方法。
【0146】
(付記32)前記不純物拡散層を形成する前又は後に、不活性ガスを用いた高周波処理を前記窒化膜に施すことにより、前記格子欠陥を与えることを特徴とする付記30に記載の半導体記憶装置の製造方法。
【0147】
(付記33)前記窒化膜を、窒素原子を含むソースガスの雰囲気中でマイクロ波によりプラズマを励起して窒化物ラジカルを発生させ、窒化処理を行うことにより形成することを特徴とする付記30〜32のいずれか1項に記載の半導体記憶装置の製造方法。
【0148】
【発明の効果】
本発明によれば、低温条件で高品質の窒化膜を形成し、しかもこの窒化膜を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高い半導体記憶装置が実現する。
【図面の簡単な説明】
【図1】第1の実施形態による埋め込みビットライン型のSONOSトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図2】図1に引き続き、第1の実施形態による埋め込みビットライン型のSONOSトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図3】図1に引き続き、第1の実施形態による埋め込みビットライン型のSONOSトランジスタを含む半導体記憶装置の製造方法を工程順に示す模式図である。
【図4】諸実施形態で用いるラジアルラインスロットアンテナを備えたプラズマ処理装置の概略構成を示す模式図である。
【図5】第1の実施形態における変形例1の半導体記憶装置の製造方法における主要工程を示す概略断面図である。
【図6】第1の実施形態における変形例2の半導体記憶装置の製造方法における主要工程を示す概略断面図である。
【図7】第2の実施形態によるMONOSトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図8】図7に引き続き、第2の実施形態によるMONOSトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図9】第3の実施形態による埋め込みビットライン型のSNOSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図10】第3の実施形態の他の例による埋め込みビットライン型のSNOSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図11】第3の実施形態の更に他の例による埋め込みビットライン型のSNOSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図12】第3の実施形態の更に他の例によるMNOSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図13】第4の実施形態による埋め込みビットライン型のSNSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図14】第4の実施形態の他の例による埋め込みビットライン型のSNSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図15】第4の実施形態の更に他の例による埋め込みビットライン型のSNSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図16】第4の実施形態の更に他の例によるMNSトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図17】第5の実施形態による半導体記憶装置の製造方法におけるRF処理工程を示す概略断面図である。
【図18】諸実施形態によるプラズマシリコン窒化膜の他の形成方法を示す概略断面図である。
【符号の説明】
1 シリコン半導体基板
2 シリコン酸化膜
3 ウェル
4 トリプルウェル
11 メモリセルアレイ領域(コア領域)
12 周辺回路領域
14 フィールド酸化膜
15 ONO膜
16,51,52 レジストパターン
16a,16b,51a,52a 開口部
17 ビットライン拡散層
18,53 ゲート電極
19 積層膜
21,61 下部シリコン酸化膜
22,62,71 シリコン窒化膜
22a,62a,71a 格子欠陥
23 上部シリコン酸化膜
31,32 ゲート絶縁膜
54 ソース/ドレイン
63,83 ON膜
Claims (10)
- 半導体基板と、
前記半導体基板上に形成され、電荷捕獲機能を有する窒化膜を含む絶縁膜と、
前記絶縁膜を介して前記半導体基板上に形成されたゲート電極と、
前記半導体基板に形成された一対の不純物拡散層と
を含み、
前記窒化膜は、その特定部位に格子欠陥が形成されてなる電荷捕獲中心を有することを特徴とする半導体記憶装置。 - 前記窒化膜は、マイクロ波励起のプラズマ窒化のみ又は前記プラズマ窒化を含む一連の工程により形成されてなる緻密構造のプラズマ窒化膜であることを特徴とする請求項1に記載の半導体記憶装置。
- 半導体基板上にプラズマ窒化法のみ又はプラズマ窒化法を含む一連の工程により窒化膜を形成し、当該窒化膜を含む絶縁膜を形成する工程と、
前記半導体基板の表層に不純物を導入して一対の不純物拡散層を形成する工程と、
前記不純物拡散層の形成前又は後に、前記窒化膜の少なくとも前記不純物拡散層上に相当する部位に格子欠陥を与え、電荷捕獲中心を形成する工程と、
前記絶縁膜を介して前記不純物拡散層と交差するようにゲート電極を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。 - 前記電荷捕獲中心を形成するに際して、前記窒化膜の前記不純物拡散層上に相当する部位のみに選択的に格子欠陥を与えることを特徴とする請求項3に記載の半導体記憶装置の製造方法。
- 前記窒化膜に不純物を導入することにより、前記格子欠陥を与えることを特徴とする請求項3又は4に記載の半導体記憶装置の製造方法。
- 前記不純物拡散層を形成した後、当該不純物拡散層の形成に用いたレジストマスクを再度用い、前記レジストマスクに対して傾斜させた方向から前記窒化膜に前記不純物の導入をして前記格子欠陥を与えることを特徴とする請求項5に記載の半導体記憶装置の製造方法。
- 半導体基板上にプラズマ窒化法のみ又はプラズマ窒化法を含む一連の工程により窒化膜を形成し、当該窒化膜を含む絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
少なくとも前記ゲート電極をマスクとして、前記半導体基板の表層に不純物を導入して一対の不純物拡散層を形成する工程と、
前記不純物拡散層の形成前又は後に、少なくとも前記ゲート電極をマスクとして、前記窒化膜の少なくとも前記不純物拡散層上に相当する部位に格子欠陥を与え、電荷捕獲中心を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。 - 前記電荷捕獲中心を形成するに際して、前記窒化膜の前記不純物拡散層上に相当する部位のみに選択的に格子欠陥を与えることを特徴とする請求項7に記載の半導体記憶装置の製造方法。
- 前記窒化膜に不純物を導入することにより、前記格子欠陥を与えることを特徴とする請求項7又は8に記載の半導体記憶装置の製造方法。
- 前記絶縁膜を前記窒化膜及び酸化膜を含む構造とし、前記酸化膜を、熱酸化法、及びプラズマ酸化法、熱CVD酸化法から選ばれた1種又は組み合わされた複数種により形成することを特徴とする請求項7又は8に記載の半導体記憶装置の製造方法。
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