JP2008118141A - メモリトランジスタ、不揮発性メモリ素子、そのスタック構造、その動作方法、その製造方法及び不揮発性メモリ素子を利用したシステム - Google Patents

Abstract

【課題】メモリトランジスタ、不揮発性メモリ素子、そのスタック構造、その動作方法、その製造方法及び不揮発性メモリ素子を利用したシステムを提供する。
【解決手段】半導体基板と、半導体基板上のトンネリング絶縁層と、トンネリング絶縁層上の電荷保存層と、電荷保存層上のブロッキング絶縁層と、ブロッキング絶縁層上のゲート電極と、を備え、ブロッキング絶縁層は、ゲート電極を取り囲むことを特徴とするメモリトランジスタである。
【選択図】図１

Description

本発明は、半導体素子に係り、特に、不揮発性メモリ素子の構造、その動作方法、その製造方法及び不揮発性メモリ素子を利用したシステムに関する。

不揮発性メモリ素子、例えば、フラッシュメモリ素子は、フローティングゲートタイプまたは電荷トラップタイプの電荷保存層を備える。最近、このようなフラッシュメモリ素子の製造において、制御ゲート電極をダマシン方法を利用して形成する技術が利用されている。例えば、特許文献１には、ガン・ソンタクによって“プログラム及び消去特性が改善されたＳＯＮＯＳ ＥＥＰＲＯＭ”が開示されている。このようなＳＯＮＯＳ ＥＥＰＲＯＭは、フラッシュメモリ素子に含まれる。

しかしながら、前述した特許文献において、制御ゲート電極の両側壁にブロッキング絶縁層及び電荷保存層が配される。したがって、このようなフラッシュメモリ素子において、制御ゲート電極だけでなく、ブロッキング絶縁層及び電荷保存層の幅のため、メモリセルの集積度を高め難い。さらに、制御ゲート電極の側壁に配された電荷保存層に電荷が広がるため、フラッシュメモリ素子のリテンション特性が悪くなって信頼性を低下させうる。

また、不揮発性メモリ素子において、ソースまたはドレイン領域が占める面積がメモリセルで占める比重が大きい。しかしながら、メモリトランジスタのゲート長の減少にも拘わらず、ソースまたはドレイン領域の面積のため、メモリセルの集積度の向上に限界がある。したがって、メモリセルでソースまたはドレイン領域のサイズを縮小させる必要がある。
韓国特許出願公開第２００４−００２４８９６号明細書

本発明が解決しようとする技術的課題は、高集積化が可能であり、かつ信頼性の高いメモリトランジスタ、不揮発性メモリ素子、そのスタック構造を提供することである。

本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の動作方法及び製造方法を提供することである。

本発明が解決しようとするさらに他の技術的課題は、前記不揮発性メモリ素子を利用したシステムを提供することである。

前記課題を達成するため、本発明の一形態によるメモリトランジスタが提供される。半導体基板が提供され、トンネリング絶縁層は、前記半導体基板上に提供される。電荷保存層は、前記トンネリング絶縁層上に提供される。ブロッキング絶縁層は、前記電荷保存層上に提供される。ゲート電極は、前記ブロッキング絶縁層上に提供される。前記ブロッキング絶縁層は、前記ゲート電極を取り囲むように配される。

前記課題を達成するため、本発明の一形態による他の不揮発性メモリ素子が提供される。複数のメモリトランジスタが直列に配される。複数の補助構造物は、前記複数のメモリトランジスタのそれぞれの間に配される。

前記不揮発性メモリ素子の一例によれば、選択トランジスタは、前記複数のメモリトランジスタの各端部に配され、選択ゲート電極及び前記選択ゲート電極を取り囲むブロッキング絶縁層を備えうる。そして、スペーサは、前記選択トランジスタと前記複数のメモリトランジスタとの間に提供される。

前記不揮発性メモリ素子の他の例によれば、ダミー選択トランジスタは、前記複数のメモリトランジスタの各端部に配され、ダミー選択ゲート電極及び前記ダミー選択ゲート電極を取り囲むブロッキング絶縁層を備えうる。選択トランジスタは、前記各ダミー選択トランジスタの各端部に配され、選択ゲート電極及び前記選択ゲート電極を取り囲むブロッキング絶縁層を備えうる。第１スペーサは、前記各ダミー選択トランジスタと前記複数のメモリトランジスタとの間に提供される。そして、第２スペーサは、前記各ダミー選択トランジスタと前記各選択トランジスタとの間に提供される。

前記課題を達成するため、本発明の一形態による不揮発性メモリ素子のスタック構造が提供される。複数の不揮発性メモリ素子は、垂直に積層される。絶縁体は、前記複数の不揮発性メモリ素子のそれぞれの間に提供される。

前記他の課題を達成するため、本発明の一形態による不揮発性メモリ素子の動作方法が提供される。少なくとも一つのメモリセル構造と、少なくとも一つの補助ゲートセル構造とを含む不揮発性メモリ素子を利用して、プログラム工程及び読み取り工程が提供される。前記プログラム工程及び読み取り工程は、前記少なくとも一つのメモリセル構造をターンオン状態にし、前記少なくとも一つの補助ゲートセル構造をターンオン状態にして行う。

前記他の課題を達成するため、本発明の一形態による不揮発性メモリ素子の製造方法が提供される。半導体基板を提供する。半導体基板上にトンネリング絶縁層を形成する。前記トンネリング絶縁層上に電荷保存層を形成する。前記電荷保存層上にブロッキング絶縁層を形成する。そして、前記ブロッキング絶縁層上にゲート電極を形成するが、前記ブロッキング絶縁層は、前記ゲート電極を取り囲むように形成する。

前記さらに他の課題を達成するため、本発明の一形態によるシステムが提供される。入出力部は、ユーザから入力データを受信し／出力する。インターフェース部は、前記データを受信して外部に送信する。制御部は、命令を行う。メモリ部は、前記制御部によって行われた前記命令を保存するためのものであって、不揮発性メモリ素子を備える。バスは、前記インターフェース部、前記入出力部、前記制御部及び前記メモリ部の間でデータ伝送を行う。

本発明による不揮発性メモリ素子によれば、従来に比べて、メモリセルの体積を減らせ、その結果、集積度が大きく向上できる。

また、本発明による不揮発性メモリ素子によれば、電荷保存層が制御ゲート電極の側壁方向に伸びないため、従来よりデータリテンション特性が大きく改善される。したがって、本発明による不揮発性メモリ素子は、従来に比べて高い信頼性を有しうる。

また、本発明による不揮発性メモリ素子によれば、メモリセル内にソースまたはドレイン領域を省略しうる。したがって、不揮発性メモリ素子の漏れ電流及びオフ電流が従来に比べて減少する。

以下、添付した図面を参照して、本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は、後述する実施形態に限定されず、異なる多様な形態で具現され、単に、本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。添付された図面で、色々な膜及び領域の厚さは、明瞭性のために強調された。

図１は、本発明の実施形態によるメモリトランジスタ１００を示す断面図である。

図１を参照すれば、メモリトランジスタ１００は、半導体基板１０５、トンネリング絶縁層１１０、電荷保存層１１５、ブロッキング絶縁層１３５ａ、ゲート電極１４０、及び／またはソース／ドレイン領域１５０を備えうる。図１に示したように、ブロッキング絶縁層１３５ａは、ゲート電極１４０を取り囲む。ゲート電極１４０は、制御ゲート電極と呼ばれることもある。

図２は、本発明の実施形態による複数のメモリトランジスタを備える不揮発性メモリ素子２００を示す断面図である。

図２を参照すれば、不揮発性メモリ素子２００は、直列に配された複数のメモリトランジスタ１００_１…１００_Ｎ（Ｎ＞１）を備えうる。図２に示したように、補助構造物１４２は、複数のメモリトランジスタ１００_１…１００_Ｎのそれぞれの間に配される。

一部の実施形態で、補助構造物１４２は絶縁体でありうる。他の実施形態で、補助構造物１４２は導電体でありうる。一部の実施形態で、補助構造物１４２はダミーマスクパターンでありうる。他の実施形態で、補助構造物１４２は補助ゲート構造でありうる。このような実施形態は、下記でさらに具体的に説明する。

実施形態で、電荷保存層１１５は、ゲート電極１４０の側壁の間には介在されない。したがって、不揮発性メモリ素子２００は、従来に比べて、ゲート電極１４０の間の離隔距離の縮小化に寄与しうる。したがって、メモリセルのサイズが縮小し、不揮発性メモリ素子２００の集積度が向上しうる。

図３は、本発明の実施形態によって、メモリトランジスタの端部に選択トランジスタを備える不揮発性メモリ素子３００を示す断面図である。

図３を参照すれば、不揮発性メモリ素子３００は、一連のメモリトランジスタ１００_１…１００_Ｎの端部に選択トランジスタ１０２_１，１０２_２を備えうる。各選択トランジスタ１０２_１，１０２_２は、メモリトランジスタ１００_１…１００_Ｎと類似してブロッキング絶縁層１３５ｂ及び選択ゲート電極１４５を備えうる。ブロッキング絶縁層１３５ｂは、選択ゲート電極１４５を取り囲む。

不揮発性メモリ素子３００は、各選択トランジスタ１０２_１，１０２_２と一連のメモリトランジスタ１００_１…１００_Ｎとの間にスペーサ１６０を備えうる。スペーサ１６０は、補助構造物１４２と類似した形態を有するか、または図３に示されたように、通常的なスペーサ形態を有しうる。

図４は、本発明の実施形態によって、補助構造物としてダミーマスクパターンを含む不揮発性メモリ素子４００を示す断面図である。

図４を参照すれば、各ダミーマスクパターン１３０は、下部マスクパターン１２０及び上部マスクパターン１２５を含みうる。半導体基板１０５は、各ダミーマスクパターン１３０及び各スペーサ１６０下にドーピング領域をさらに備えうる。半導体基板１０５は、チャンネル１５５ａをさらに備えうる。図４はまた、一連のメモリトランジスタ１００_１…１００_Ｎの端部に選択トランジスタ１０２_１，１０２_２を示す。

ゲート電極１４０の下の半導体基板１０５の表面付近には、チャンネル領域１５５ａが連続して限定される。すなわち、チャンネル領域１５５ａは、ゲート電極１４０及びダミーマスクパターン１３０下に連続して半導体基板１０５に限定される。したがって、メモリトランジスタ１００_１…１００_Ｎは、ソース／ドレイン領域なしにチャンネル領域１５５ａに連結される。チャンネル領域１５５ａは、半導体基板１０５の一部であるが、メモリトランジスタ１００_１…１００_Ｎがターンオンされるとき、電荷の導電通路となる。

ダミーマスクパターン１３０下のチャンネル領域１５５ａのターンオンは、ゲート電極１４０の側方向電界を利用しうる。このような側方向電界は、フリンジフィールドと呼ばれる。

このように、メモリトランジスタ１００_１…１００_Ｎ内にソース／ドレイン領域が省略されることによって、ソース／ドレイン領域の空乏による漏れ電流を減少させうる。例えば、接合漏れ電流が減少し、パンチスルーによるオフ電流を減少させうる。

図５は、本発明の実施形態によって、メモリトランジスタの端部に選択トランジスタ及びダミー選択トランジスタを備える不揮発性メモリ素子５００を示す断面図である。

図５を参照すれば、不揮発性メモリ素子５００は、一連のメモリトランジスタ１００_１…１００_Ｎの端部に選択トランジスタ１０２_１，１０２_２及びダミー選択トランジスタ１０４_１，１０４_２を備えうる。各ダミー選択トランジスタ１０４_１，１０４_２は、メモリトランジスタ１００_１…１００_Ｎと類似してブロッキング絶縁層１３５ａ及びダミー選択ゲート電極１４０を備えうる。一部の実施形態で、ブロッキング絶縁層１３５ａは、メモリトランジスタ１００_１…１００_Ｎと類似してダミー選択ゲート電極１４０を取り囲む。

図３ないし図５に示したように、一部の実施形態で、複数のメモリトランジスタ１００_１…１００_Ｎは、複数のワードラインに沿って配列された保存セルとして利用され、ゲート電極１４０の数は、メモリセルの容量によって変化しうる。選択トランジスタ１０２_１，１０２_２は、メモリトランジスタ１００_１…１００_Ｎを選択するために利用される。一部の実施形態で、複数のダミーマスクパターン１３０は、複数のワードラインの間に形成される。

図５に示したように、一部の実施形態で、ダミー選択トランジスタ１０４_１，１０４_２は、データ保存に利用されず、選択トランジスタ１０２_１，１０２_２の選択ゲート電極１４５とメモリトランジスタ１００_１…１００_Ｎのゲート電極との間の干渉を減少させるために利用される。

図４及び図５に示したように、一部の実施形態で、半導体基板１０５は、一つまたはそれ以上のスペーサ１６０の下にドーピング領域を備えうる。

一部の実施形態で、不揮発性メモリ素子は、半導体基板内にソース領域及びドレイン領域をそれぞれ備える複数のメモリトランジスタ１００_１…１００_Ｎ及びソース領域及びドレイン領域上の複数のダミーマスクパターンを備えうる。

図６は、本発明の実施形態によって、補助構造物として補助ゲート構造を含む不揮発性メモリ素子６００を示す断面図である。

図６を参照すれば、各補助ゲート構造１２８は、第２ブロッキング絶縁層１２２及び補助ゲート電極１２７を備えうる。一部の実施形態で、補助ゲート構造１２８は、導電体である。

図４と同様に、選択トランジスタ１０２_１，１０２_２は、メモリトランジスタ１００_１…１００_Ｎの各端部に提供される。選択トランジスタ１０２_１，１０２_２は、ブロッキング絶縁層１３５ｂ及び選択ゲート電極１４５を備えうる。ブロッキング絶縁層１３５ｂは、選択ゲート電極１４５を取り囲む。不揮発性メモリ素子６００は、選択トランジスタ１０２_１，１０２_２とメモリトランジスタ１００_１…１００_Ｎとの間にスペーサ１６０を備えうる。

半導体基板１０５は、補助ゲート構造１２８及び各スペーサ１６０下にドーピング領域をさらに備えうる。半導体基板１０５は、チャンネル１５５ａをさらに備えうる。

図７は、本発明の実施形態によって、メモリトランジスタの端部に選択トランジスタ及びダミー選択トランジスタを備える不揮発性メモリ素子７００を示す断面図である。

図７を参照すれば、不揮発性メモリ素子７００は、一連のメモリトランジスタ１００_１…１００_Ｎの端部に選択トランジスタ１０２_１，１０２_２及びダミー選択トランジスタ１０４_１，１０４_２を備えうる。ダミー選択トランジスタ１０４_１，１０４_２は、メモリトランジスタ１００_１…１００_Ｎと類似してブロッキング絶縁層１３５ａ及びダミー選択ゲート電極１４０を備えうる。一部の実施形態で、ブロッキング絶縁層１３５ａは、メモリトランジスタ１００_１…１００_Ｎと類似してダミー選択ゲート電極１４０を取り囲む。

図６及び図７に示したように、一部の実施形態で、複数のメモリトランジスタ１００_１…１００_Ｎは、複数のワードラインに沿って配列された保存セルとして利用され、ゲート電極１４０の数は、メモリセルの容量によって変化しうる。選択トランジスタ１０２_１，１０２_２は、メモリトランジスタ１００_１…１００_Ｎを選択するために利用される。一部の実施形態で、複数の補助ゲート構造１２８は、複数のワードラインの間に形成される。

図７に示された一部の実施形態で、ダミー選択トランジスタ１０４_１，１０４_２は、データ保存に利用されず、選択トランジスタ１０２_１，１０２_２の選択ゲート電極１４５とメモリトランジスタ１００_１…１００_Ｎのゲート電極との間の干渉を減少させるために利用される。

図６及び図７に示したように、一部の実施形態で、半導体基板１０５は、一つまたはそれ以上のスペーサ１６０の下にドーピング領域を備えうる。

他の実施形態で、不揮発性メモリ素子は、半導体基板内にソース領域及びドレイン領域をそれぞれ含む複数のメモリトランジスタ１００_１…１００_Ｎ及びソース領域及びドレイン領域上の複数の補助ゲート構造を備えうる。

図８は、本発明の実施形態による動作を示す等価回路図である。

図８を参照すれば、“Ｓ１”及び“Ｓ２”は、半導体基板１０５を表す。“ＣＧ”は、一つまたはそれ以上のゲート電極、例えば、図６及び図７に示したゲート電極１４０を表す。“ＳＧ”は、一つまたはそれ以上の補助ゲート電極、例えば、図６及び図７に示された補助ゲート電極１２７を表す。キャパシタンスＣ１，Ｃ２は、ゲート電極と半導体基板との間のキャパシタンスを表し、キャパシタンスＣ３は、ゲート電極と補助ゲート電極との間のキャパシタンスを表す。

メモリトランジスタ１００_１…１００_Ｎをターンオンさせるために、ゲート電極には、パス電圧が印加される。第１動作方法で、補助ゲート電極ＳＧは、常にフローティング状態に置かれている。したがって、補助ゲート電極ＳＧに加えられた電圧は、問題とならない。第２動作方法で、プログラム／読み取り動作の間に、補助ゲート電極ＳＧは、第２パス電圧状態にある。第２パス電圧は、パス電圧と類似している。第３動作方法で、プログラム動作の間に、補助ゲート電極ＳＧは、第２パス電圧状態にある。電荷は、第２パス電圧のため、補助ゲート電極ＳＧ下に保存され、反撥力のために記録媒体、例えば、メモリトランジスタ１００_１…１００_Ｎからの移動が防止される。

前述したように、不揮発性メモリ素子は、少なくとも一つの補助ゲート電極セル構造を含み、少なくとも一つのメモリセル構造がプログラム状態にあるとき、少なくとも一つの補助ゲートセル構造は、プログラム状態にある。

このような構造を利用して、不揮発性メモリ素子のプログラム方法は、少なくとも一つのメモリセル構造及び少なくとも一つの補助ゲートセル構造をプログラムさせることを含み、この場合、前記少なくとも一つのメモリセル構造及び前記少なくとも一つの補助ゲートセル構造は、同時にプログラム状態に置かれる。結果的に、このような方法において、前記補助ゲートセル構造は、付加的な電荷を保存することによってメモリセル構造を補助する。

前述したように、一部の実施形態で、前記少なくとも一つのメモリセル構造がプログラム状態にないとき、前記少なくとも一つの補助ゲートセル構造は、フローティング状態に置かれる。一部の実施形態で、プログラム状態及び読み取り状態の間に、前記少なくとも一つの補助ゲートセル構造及び前記少なくとも一つのメモリセル構造は、同じパス電圧を有する。一部の実施形態で、プログラム状態及び読み取り状態の間に、前記少なくとも一つの補助ゲートセル構造のパス電圧は、電荷が前記少なくとも一つのメモリセル構造から移動することを防止する。

図９ないし図１３は、本発明の実施形態によるメモリトランジスタ、例えば、図４のメモリトランジスタの製造方法を示す断面図である。

図９を参照すれば、半導体基板１０５上にトンネリング絶縁層１１０を形成する。例えば、トンネリング絶縁層１１０は、半導体基板１０５を熱酸化させて形成するか、または化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を利用して形成しうる。次いで、トンネリング絶縁層１１０上に電荷保存層１１５を形成する。次いで、電荷保存層１１５上に複数のダミーマスクパターン１３０を形成する。例えば、ダミーマスクパターン１３０は、下部マスクパターン１２０及びその上の上部マスクパターン１２５を含みうる。例えば、下部マスクパターン１２０は、酸化膜を備え、上部マスクパターン１２５は、窒化膜を備えうる。

図１０を参照すれば、ダミーマスクパターン１３０の間に限定されるように電荷保存層１１５上にブロッキング絶縁層１３５ａ，１３５ｂを形成し、次いで、ゲート電極１４０及び選択ゲート電極１４５を形成する。ゲート電極１４０、選択ゲート電極１４５及びブロッキング絶縁層１３５ａ，１３５ｂの一部分は、ダミーマスクパターンが露出されるまで平坦化工程、例えば、化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程またはエッチバック工程を利用して除去される。

一部の実施形態で、ブロッキング絶縁層１３５ａ，１３５ｂは、同じ層で同時に形成されるか、または異なる層で異なる時期に形成される。同様に、ゲート電極１４０及び選択ゲート電極１４５は、同じ層で同時に形成されるか、または異なる層で異なる時期に形成される。

したがって、この実施形態によれば、ブロッキング絶縁層１３５ａ，１３５ｂ及びゲート電極１４５をパターニングするために乾式エッチングする工程が省略される。したがって、ブロッキング絶縁層１３５ａ，１３５ｂをエッチングする場合に発生する欠陥による不揮発性メモリ素子の信頼性の低下、例えば、消去速度の低下が防止される。

図１１を参照すれば、選択ゲート電極１４５の両側のダミーマスクパターン１３０を選択的に除去する。これにより、ダミーマスクパターン１３０は、ゲート電極１４０の間に残留しうる。例えば、ダミーマスクパターン１３０は、選択的な湿式エッチングまたは乾式エッチングを利用して除去しうる。

図１２を参照すれば、選択ゲート電極１４５の両側の半導体基板１０５の表面付近にドーピング領域、例えば、ソース／ドレイン領域１５０を形成する。これにより、ゲート電極１４０下の半導体基板１０５の表面付近には、ソースまたはドレイン領域なしにチャンネル領域１５５ａが連続して限定される。

例えば、ソースまたはドレイン領域１５０は、第１導電型の半導体基板１０５に第２導電型の不純物を注入して形成しうる。このような不純物の注入は、イオン注入装置を利用して行える。

図１３を参照すれば、選択ゲート電極１４５の両側壁にスペーサ１６０を形成する。さらに、ゲート電極１４０の最外側の側壁にもスペーサ１６０が形成される。例えば、スペーサ１６０は、絶縁層を蒸着し、これを異方性エッチングすることによって形成しうる。この場合、絶縁層のエッジ塗布能によって、スペーサ１６０の間にボイドが限定される。

図１４ないし図１６は、本発明の実施形態によるメモリトランジスタ、例えば、図５のメモリトランジスタの製造方法を示す断面図である。

図１４は、図９及び図１０の工程に次いで進められる。すなわち、図９に示したように、トンネリング絶縁層１１０及び電荷保存層１１５が半導体基板１０５上に形成される。複数のダミーマスクパターン１３０は、電荷保存層１１５上に形成される。複数のダミーマスクパターン１３０は、下部マスクパターン１２０及び上部マスクパターン１２５を含みうる。図１０に示したように、ダミーマスクパターン１３０の間に限定されるように、ブロッキング絶縁層１３５ａ，１３５ｂ、ゲート電極１４０及び選択ゲート電極１４５を形成する。ゲート電極１４０、選択ゲート電極１４５及びブロッキング絶縁層１３５ａ，１３５ｂの一部分は、ダミーマスクパターンが露出されるまで平坦化工程、例えば、ＣＭＰ工程またはエッチバック工程を利用して除去される。

一部の実施形態で、ブロッキング絶縁層１３５ａ，１３５ｂは、同じ層で同時に形成されるか、または異なる層で異なる時期に形成される。同様に、ゲート電極１４０及び選択ゲート電極１４５は、同じ層で同時に形成されるか、または異なる層で異なる時期に形成される。

図１４を参照すれば、選択トランジスタ１０２_１，１０２_２の一側または両側の、そしてダミー選択トランジスタ１０４_１，１０４_２の一側または両側のダミーマスクパターン１３０が選択的に除去される。

図１５を参照すれば、ドーピング領域、例えば、ソース／ドレイン領域１５０は、ダミーマスクパターン１３０が選択的に除去された半導体基板１０５にイオン注入によって形成される。

図１６を参照すれば、選択トランジスタ１０２_１，１０２_２の一側または両側、そしてダミー選択トランジスタ１０４_１，１０４_２の一側または両側にスペーサ１６０が形成される。

図１７ないし図２０は、本発明の実施形態によるメモリトランジスタ、例えば、図６のメモリトランジスタの製造方法を示す断面図である。

図９に示したように、トンネリング絶縁層１１０及び電荷保存層１１５は、半導体基板１０５上に形成される。複数の補助ゲート構造１２８は、電荷保存層１１５上に形成される。補助ゲート構造１２８は、第２ブロッキング絶縁層１２２及び補助ゲート電極１２７を備えうる。

図１７を参照すれば、補助ゲート構造１２８の間にブロッキング絶縁層１３５ａ、１３５ｂ、ゲート電極１４０及び選択ゲート電極１４５が形成される。ゲート電極１４０、選択ゲート電極１４５及びブロッキング絶縁層１３５ａ，１３５ｂの一部分は、補助ゲート構造が露出されるまで平坦化工程、例えば、ＣＭＰ工程またはエッチバック工程を利用して除去される。

一部の実施形態で、ブロッキング絶縁層１３５ａ，１３５ｂは、同じ層で同時に形成されるか、または異なる層で異なる時期に形成される。同様に、ゲート電極１４０及び選択ゲート電極１４５は、同じ層で同時に形成されるか、または異なる層で異なる時期に形成される。

図１８を参照すれば、補助ゲート構造１２８は、選択トランジスタ１０２_１，１０２_２の一側または両側で選択的に除去される。

図１９を参照すれば、ドーピング領域、例えば、ソース／ドレイン領域１５０は、補助ゲート構造１２８が選択的に除去された半導体基板１０５にイオン注入によって形成される。

図２０を参照すれば、スペーサ１６０が選択トランジスタ１０２_１，１０２_２の一側または両側上に形成される。スペーサ１６０は、絶縁層で形成しうる。

図２１ないし図２４は、本発明の実施形態によるメモリトランジスタ、例えば、図７のメモリトランジスタの製造方法を示す断面図である。

図２１を参照すれば、トンネリング絶縁層１１０及び電荷保存層１１５が半導体基板１０５上に形成される。複数の補助ゲート構造１２８は、電荷保存層１１５上に形成される。複数の補助ゲート構造１２８は、第２ブロッキング絶縁層１２２及び補助ゲート電極１２７を備えうる。

補助ゲート構造１２８の間に限定されるようにブロッキング絶縁層１３５ａ，１３５ｂ、ゲート電極１４０及び選択ゲート電極１４５が形成される。ゲート電極１４０、選択ゲート電極１４５及びブロッキング絶縁層１３５ａ，１３５ｂの一部分は、補助ゲート構造が露出されるまで平坦化工程、例えば、ＣＭＰ工程またはエッチバック工程を利用して除去される。

一部の実施形態で、ブロッキング絶縁層１３５ａ，１３５ｂは、同じ層で同時に形成されるか、または異なる層で異なる時期に形成される。同様に、ゲート電極１４０及び選択ゲート電極１４５は、同じ層で同時に形成されるか、または異なる層で異なる時期に形成される。

図２２を参照すれば、補助ゲート構造１２８は、選択トランジスタ１０２_１，１０２_２の一側または両側、及びダミー選択トランジスタ１０４_１，１０４_２の一側または両側で選択的に除去される。

図２３を参照すれば、ドーピング領域、例えば、ソース／ドレイン領域１５０は、補助ゲート構造１２８が選択的に除去された半導体基板１０５にイオン注入によって形成される。

図２４を参照すれば、スペーサ１６０が選択トランジスタ１０２_１，１０２_２の一側または両側、及びダミー選択トランジスタ１０４_１，１０４_２の一側または両側上に形成される。スペーサ１６０は、絶縁層で形成しうる。

図９ないし図２４に示されていないが、複数のメモリトランジスタのためのソース及びドレイン領域が補助構造物以前に形成され、次いで、補助ゲート構造が、複数のメモリトランジスタのソース及びドレイン領域上に形成されうるということは明らかである。

図２５は、本発明の実施形態によるスタック構造を示す断面図である。

図２５を参照すれば、前述した実施形態による不揮発性メモリ素子１００，２００，３００，４００，５００，６００，７００のＮ（Ｎ＞１）個が積層される。図２５に示したように、不揮発性メモリ素子のスタック構造は、共通ソースライン（ＣＳＬ）２０５、ビットラインコンタクト２１０及び層間絶縁層（ＩＬＤ）２２０、ビットライン２３０、及び／または誘電層２４０を備えうる。

前述した図１ないし図２５の実施形態で、ゲート構造は、電荷トラップゲート構造であり、トンネリング絶縁層１１０、トンネリング絶縁層１１０上の電荷保存層１１５、電荷保存層１１５上のブロッキング絶縁層１３５ａ及びブロッキング絶縁層１３５ａ上のゲート電極１４０を備えうる。

一部の実施形態で、ゲート電極１４０は、金属層を備えうる。一部の実施形態で、ブロッキング絶縁層１３５ａは、トンネリング絶縁層１１０より大きい誘電定数を有しうる。

一部の実施形態で、トンネリング絶縁層１１０は、シリコン酸化膜、シリコン酸化窒化膜、シリコン窒化膜のうち一つまたはそれ以上を備えうる。一部の実施形態で、電荷保存層１１５は、シリコン窒化膜、シリコン酸化窒化膜、シリコンリ−チ酸化膜、金属酸化窒化膜及び他の金属酸化物を備えうる。一部の実施形態で、ブロッキング絶縁層１３５ａは、周期律表上でＩＩＩ族またはＶＢ族の金属酸化膜または金属酸化窒化膜を備えうる。

一部の実施形態で、ブロッキング絶縁層１３５ａは、ドーピングされた金属酸化膜、ドーピングされた金属酸化窒化膜を備え、ここで、金属酸化膜は、周期律表上のＩＶ族元素でドーピングされる。一部の実施形態で、ブロッキング絶縁層１３５ａは、ＨｆＯ_２、Ａｌ_２Ｏ_３、Ｌａ_２Ｏ_３、Ｈｆ_１−ｘＡｌ_ｘＯ_ｙ、Ｈｆ_ｘＳｉ_１−ｘＯ_２、Ｈｆ−Ｓｉ−酸化窒化膜、ＺｒＯ_２、Ｚｒ_ｘＳｉ_１−ｘＯ_２、Ｚｒ−Ｓｉ−酸化窒化膜及びその組み合わせを備えうる。

一部の実施形態で、電荷トラップゲート構造は、ＯＮＯ構造でありうる。一部の実施形態で、前記ＯＮＯ構造は、第１酸化層、第１酸化層上の窒化層及び窒化層上の第２酸化層を備えうる。

他の実施形態で、前記ゲート構造は、フローティングゲート構造でありうる。このようなゲート構造については、２００４年３月８日に出願された米国特許出願第２００４／０１６９２３８号明細書が参照としてここに組み入れられる。

図２６は、一部の実施形態によるＮＡＮＤフラッシュメモリセルを示す。図示したように、ＮＡＮＤフラッシュメモリセルは、分離領域１１２０、選択ゲート１８０Ｓ、ワードライン（またはゲートパターン）１８０Ｗ、ビットラインコンタクト１２１０、ビットライン１２３０、共通ソースラインＣＳＬ及び／または活性領域ＡＣＴを備えうる。図２６に示したＮＡＮＤフラッシュメモリセルのそれぞれは、図１ないし図２５の不揮発性メモリ素子１００，２００，３００，４００，５００，６００，及び／または７００のうち何れか一つでありうる。

図２７は、本発明の実施形態によるシステム９０００を示すブロック図である。

図２７を参照すれば、制御部９１０、入出力部９２０、メモリ部９３０及びインターフェース部９４０がバス９５０を利用して結合される。制御部９１０は、命令を行うための少なくとも一つのプロセッサ、例えばマイクロプロセッサ、デジタル信号プロセッサまたはマイクロ制御器を備えうる。

入出力部９２０は、システム９０００の外部からデータまたは信号を入力されるか、またはシステム９０００の外部にデータまたは信号を出力しうる。例えば、入出力部９２０は、キーボード、キーパッドまたはディスプレイ素子を備えうる。メモリ部９３０は、制御部９１０で行われた命令を保存しうる。例えば、メモリ部９３０は、図１ないし図２５の不揮発性メモリ素子１００，２００，３００，４００，５００，６００，７００のうち何れか一つを備えうる。インターフェース部９４０は、ネットワークと通信してデータを送受信しうる。

例えば、システム９０００は、モバイルシステム、例えば、ＰＤＡ、携帯コンピュータ、ウェブタブレット、無線電話、モバイル電話、デジタル音楽再生器、メモリカード、またはデータ伝送または受信器に利用される。

本発明の特定実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって色々な多くの修正及び変更が可能であるということは明らかである。

本発明は、半導体メモリ素子関連の技術分野に適用可能である。

本発明の実施形態によるメモリトランジスタを示す断面図である。 本発明の実施形態による複数のメモリトランジスタを備える不揮発性メモリ素子を示す断面図である。 本発明の実施形態によってメモリトランジスタの端部に選択トランジスタを備える不揮発性メモリ素子を示す断面図である。 本発明の実施形態によって、補助構造物としてダミーマスクパターンを備える不揮発性メモリ素子を示す断面図である。 本発明の実施形態によって、メモリトランジスタの端部に選択トランジスタ及びダミー選択トランジスタを備える不揮発性メモリ素子を示す断面図である。 本発明の実施形態によって、補助構造物として補助ゲート構造を含む不揮発性メモリ素子を示す断面図である。 本発明の実施形態によって、メモリトランジスタの端部に選択トランジスタ及びダミー選択トランジスタを備える不揮発性メモリ素子を示す断面図である。 本発明の実施形態による動作を示す等価回路図である。 本発明の実施形態（図４）によるメモリトランジスタの製造方法を示す断面図である。 本発明の実施形態（図４）によるメモリトランジスタの製造方法を示す断面図である。 本発明の実施形態（図４）によるメモリトランジスタの製造方法を示す断面図である。 本発明の実施形態（図４）によるメモリトランジスタの製造方法を示す断面図である。 本発明の実施形態（図４）によるメモリトランジスタの製造方法を示す断面図である。 本発明の実施形態（図５）によるメモリトランジスタの製造方法を示す断面図である。 本発明の実施形態（図５）によるメモリトランジスタの製造方法を示す断面図である。 本発明の実施形態（図５）によるメモリトランジスタの製造方法を示す断面図である。 本発明の実施形態（図６）によるメモリトランジスタの製造方法を示す断面図である。 本発明の実施形態（図６）によるメモリトランジスタの製造方法を示す断面図である。 本発明の実施形態（図６）によるメモリトランジスタの製造方法を示す断面図である。 本発明の実施形態（図６）によるメモリトランジスタの製造方法を示す断面図である。 本発明の実施形態（図７）によるメモリトランジスタの製造方法を示す断面図である。 本発明の実施形態（図７）によるメモリトランジスタの製造方法を示す断面図である。 本発明の実施形態（図７）によるメモリトランジスタの製造方法を示す断面図である。 本発明の実施形態（図７）によるメモリトランジスタの製造方法を示す断面図である。 本発明の実施形態によるスタック構造を示す断面図である。 一部の実施形態によるＮＡＮＤフラッシュメモリセルを示す図面である。 本発明の実施形態によるシステムを示すブロック図である。

符号の説明

１００ メモリトランジスタ
１０５ 半導体基板
１１０ トンネリング絶縁層
１１５ 電荷保存層
１３５ａ ブロッキング絶縁層
１４０ ゲート電極
１５０ ソース／ドレイン領域

Claims (34)

1. 半導体基板と、
   前記半導体基板上のトンネリング絶縁層と、
   前記トンネリング絶縁層上の電荷保存層と、
   前記電荷保存層上のブロッキング絶縁層と、
   前記ブロッキング絶縁層上のゲート電極と、を備え、
   前記ブロッキング絶縁層は、前記ゲート電極を取り囲むことを特徴とするメモリトランジスタ。
2. 直列に配された請求項１に記載の複数のメモリトランジスタと、
   前記複数のメモリトランジスタのそれぞれの間に配された複数の補助構造物と、を備えることを特徴とする不揮発性メモリ素子。
3. 前記複数の補助構造物のそれぞれは、ダミーマスクパターンであることを特徴とする請求項２に記載の不揮発性メモリ素子。
4. 前記ダミーマスクパターンは、絶縁体であることを特徴とする請求項３に記載の不揮発性メモリ素子。
5. 前記複数のメモリトランジスタの各端部に配され、選択ゲート電極及び前記選択ゲート電極を取り囲むブロッキング絶縁層を備える選択トランジスタと、
   前記選択トランジスタ及び前記複数のメモリトランジスタの間のスペーサと、を備えることを特徴とする請求項３に記載の不揮発性メモリ素子。
6. 前記半導体基板は、前記スペーサ下にドーピング領域をさらに備えることを特徴とする請求項５に記載の不揮発性メモリ素子。
7. 前記複数のメモリトランジスタの各端部に配され、ダミー選択ゲート電極及び前記ダミー選択ゲート電極を取り囲むブロッキング絶縁層を備えるダミー選択トランジスタと、
   前記各ダミー選択トランジスタの各端部に配され、選択ゲート電極及び前記選択ゲート電極を取り囲むブロッキング絶縁層を備える選択トランジスタと、
   前記各ダミー選択トランジスタと前記複数のメモリトランジスタとの間の第１スペーサと、
   前記各ダミー選択トランジスタと前記各選択トランジスタとの間の第２スペーサと、を備えることを特徴とする請求項３に記載の不揮発性メモリ素子。
8. 前記半導体基板は、前記第１及び第２スペーサ下にドーピング領域をさらに備えることを特徴とする請求項７に記載の不揮発性メモリ素子。
9. 前記複数の補助構造物のそれぞれは、補助ゲート構造であることを特徴とする請求項２に記載の不揮発性メモリ素子。
10. 前記補助ゲート構造は、導電体であることを特徴とする請求項９に記載の不揮発性メモリ素子。
11. 前記補助ゲート構造は、ブロッキング絶縁層及び補助ゲート電極を備えることを特徴とする請求項１０に記載の不揮発性メモリ素子。
12. 前記複数のメモリトランジスタの各端部に配され、選択ゲート電極及び前記選択ゲート電極を取り囲むブロッキング絶縁層を備える選択トランジスタと、
    前記選択トランジスタと前記複数のメモリトランジスタとの間のスペーサと、を備えることを特徴とする請求項９に記載の不揮発性メモリ素子。
13. 前記半導体基板は、前記スペーサ下にドーピング領域をさらに備えることを特徴とする請求項１２に記載の不揮発性メモリ素子。
14. 前記複数のメモリトランジスタの各端部に配され、ダミー選択ゲート電極及び前記ダミー選択ゲート電極を取り囲むブロッキング絶縁層を備えるダミー選択トランジスタと、
    前記各ダミー選択トランジスタの端部に配され、選択ゲート電極及び前記選択ゲート電極を取り囲むブロッキング絶縁層を備える選択トランジスタと、
    前記各ダミー選択トランジスタと前記複数のメモリトランジスタとの間の第１スペーサと、
    前記各ダミー選択トランジスタと前記各選択トランジスタとの間の第２スペーサと、を備えることを特徴とする請求項９に記載の不揮発性メモリ素子。
15. 前記半導体基板は、前記第１及び第２スペーサ下にドーピング領域をさらに備えることを特徴とする請求項１４に記載の不揮発性メモリ素子。
16. 垂直にスタックされた請求項２に記載の複数の不揮発性メモリ素子と、
    前記複数の不揮発性メモリ素子の間の絶縁体と、を備えることを特徴とする不揮発性メモリ素子のスタック構造。
17. ユーザから入力データを受信／出力する入出力部と、
    前記データを受信して外部に送信するインターフェース部と、
    命令を行うための制御部と、
    前記制御部によって行われた前記命令を保存するためのものであって、請求項２に記載の不揮発性メモリ素子を含むメモリ部と、
    前記インターフェース部、前記入出力部、前記制御部及び前記メモリ部の間でデータ伝送を行うバスと、を備えることを特徴とするシステム。
18. 少なくとも一つのメモリセル構造と、
    少なくとも一つの補助ゲートセル構造と、を含む不揮発性メモリ素子を利用するプログラム工程及び読み取り工程を含み、
    前記プログラム工程及び読み取り工程は、前記少なくとも一つのメモリセル構造をターンオン状態にし、前記少なくとも一つの補助ゲートセル構造をターンオン状態にして行うことを特徴とする不揮発性メモリ素子の動作方法。
19. 前記プログラム工程及び前記読み取り工程の間、前記少なくとも一つの補助ゲートセル構造は、正の電圧にバイアスされたことを特徴とする請求項１８に記載の不揮発性メモリ素子の動作方法。
20. 前記少なくとも一つの補助ゲートセル構造は、前記少なくとも一つのメモリセル構造の電圧より大きいかまたは同じ電圧にバイアスされるか、または前記少なくとも一つの補助ゲートセル構造は、フローティングされることを特徴とする請求項１８に記載の不揮発性メモリ素子の動作方法。
21. 少なくとも一つのメモリセル構造及び少なくとも一つの補助ゲートセル構造をプログラムする工程を含み、
    前記プログラム工程で、前記少なくとも一つのメモリセル構造及び前記少なくとも一つの補助ゲートセル構造は、同時にプログラム状態にあることを特徴とする不揮発性メモリ素子の動作方法。
22. 半導体基板を提供する工程と、
    半導体基板上にトンネリング絶縁層を形成する工程と、
    前記トンネリング絶縁層上に電荷保存層を形成する工程と、
    前記電荷保存層上にブロッキング絶縁層を形成する工程と、
    前記ブロッキング絶縁層上にゲート電極を形成する工程と、を含み、前記ブロッキング絶縁層は、前記ゲート電極を取り囲むことを特徴とするメモリトランジスタの製造方法。
23. 複数のメモリトランジスタを直列に形成する工程と、
    前記複数のメモリトランジスタのそれぞれの間に複数の補助構造物を形成する工程と、をさらに含むことを特徴とする請求項２２に記載のメモリトランジスタの製造方法。
24. 前記複数の補助構造物のそれぞれは、ダミーマスクパターンであることを特徴とする請求項２３に記載のメモリトランジスタの製造方法。
25. 前記各ダミーマスクパターンは、絶縁体であることを特徴とする請求項２４に記載のメモリトランジスタの製造方法。
26. 前記各ダミーマスクパターンは下部マスクパターン及び上部マスクパターンを含むことを特徴とする請求項２５に記載のメモリトランジスタの製造方法。
27. 前記複数のメモリトランジスタの各端部に配され、選択ゲート電極及び前記選択ゲート電極を取り囲むブロッキング絶縁層を備える選択トランジスタを形成する工程と、
    前記各選択トランジスタ及び前記複数のメモリトランジスタの間にスペーサを形成する工程と、を含むことを特徴とする請求項２４に記載のメモリトランジスタの製造方法。
28. 前記複数のメモリトランジスタの各端部に、ダミー選択ゲート電極及び前記ダミー選択ゲート電極を取り囲むブロッキング絶縁層を備えるダミー選択トランジスタを形成する工程と、
    前記ダミー選択トランジスタの各端部に、選択ゲート電極及び前記選択ゲート電極を取り囲むブロッキング絶縁層を備える選択トランジスタを形成する工程と、
    前記各ダミー選択トランジスタと前記複数のメモリトランジスタとの間に第１スペーサを形成する工程と、
    前記各ダミー選択トランジスタと前記各選択トランジスタとの間に第２スペーサを形成する工程と、をさらに含むことを特徴とする請求項２４に記載のメモリトランジスタの製造方法。
29. 前記複数の補助構造物のそれぞれは、補助ゲート構造であることを特徴とする請求項２３に記載のメモリトランジスタの製造方法。
30. 前記各補助ゲート構造は、導電体であることを特徴とする請求項２９に記載のメモリトランジスタの製造方法。
31. 前記各補助ゲート構造は、ブロッキング絶縁層及び補助ゲート電極を備えることを特徴とする請求項３０に記載のメモリトランジスタの製造方法。
32. 前記複数のメモリトランジスタの各端部に、選択ゲート電極及び前記選択ゲート電極を取り囲むブロッキング絶縁層を備える選択トランジスタを形成する工程と、
    前記各選択トランジスタと前記複数のメモリトランジスタとの間にスペーサを形成する工程と、を含むことを特徴とする請求項２９に記載のメモリトランジスタの製造方法。
33. 前記複数のメモリトランジスタの各端部に、ダミー選択ゲート電極及び前記ダミー選択ゲート電極を取り囲むブロッキング絶縁層を備えるダミー選択トランジスタを形成する工程と、
    前記ダミー選択トランジスタの各端部に、選択ゲート電極及び前記選択ゲート電極を取り囲むブロッキング絶縁層を備える選択トランジスタを形成する工程と、
    前記各ダミー選択トランジスタと前記複数のメモリトランジスタとの間に第１スペーサを形成する工程と、
    前記各ダミー選択トランジスタと前記各選択トランジスタとの間に第２スペーサを形成する工程と、をさらに含むことを特徴とする請求項２９に記載のメモリトランジスタの製造方法。
34. 半導体基板と、
    前記基板内にソース領域及びドレイン領域をそれぞれ備える複数のメモリトランジスタと、
    前記ソース領域及びドレイン領域上の複数の補助ゲート構造と、を備えることを特徴とする不揮発性メモリ素子。

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