KR20110125925A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20110125925A
KR20110125925A KR1020100045567A KR20100045567A KR20110125925A KR 20110125925 A KR20110125925 A KR 20110125925A KR 1020100045567 A KR1020100045567 A KR 1020100045567A KR 20100045567 A KR20100045567 A KR 20100045567A KR 20110125925 A KR20110125925 A KR 20110125925A
Authority
KR
South Korea
Prior art keywords
film
layer
gate pattern
forming
semiconductor device
Prior art date
Application number
KR1020100045567A
Other languages
English (en)
Inventor
최용순
이하영
최길현
홍은기
안상훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100045567A priority Critical patent/KR20110125925A/ko
Priority to US13/053,668 priority patent/US8367535B2/en
Publication of KR20110125925A publication Critical patent/KR20110125925A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은 게이트 패턴의 표면에 제 1 두께를 가지는 라이너 절연막을 형성한다. 이어서, 상기 라이너 절연막 상에 FCVD 공정 또는 SOG 공정을 이용하여 캡필막을 형성한다. 계속해서, 금속 실리사이드가 형성될 영역에서 상기 라이너 절연막이 상기 제 1 두께보다 상대적으로 얇은 제 2 두께를 가지도록 상기 라이너 절연막 및 캡필막을 리세스한다. 다음으로, 상기 라이너 절연막의 두께차를 이용하여 상기 다수의 게이트 패턴 표면에 균일한 두께의 금속 실리사이드를 형성한다.

Description

반도체 소자의 제조 방법{Method of fabricating a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 DRAM(Dynamic Random Access Memory) 소자 및 SRAM(Static Random Access Memory) 소자와 같은 휘발성(volatile) 메모리 소자와 불휘발성(non-volatile) 메모리 소자를 포함한다. 상기 불휘발성 메모리 소자는 데이터가 입력되면 시간이 지나도 그 상태를 유지할 수 있는 특성을 갖는다. 이러한 불휘발성 메모리 소자는 전기적으로 데이터의 입출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 및 플래시(Flash) 메모리 소자를 포함한다.
본 발명이 해결하고자 하는 과제는 게이트 패턴의 상부 일정 영역에 균일한 두께의 금속 실리사이드를 형성할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 앞서 언급한 과제로 한정되지 않는다. 여기서 언급되지 않은 다른 과제는 아래의 기재로부터 당업자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은 기판에 다수의 게이트 패턴을 형성한다. 이어서, 상기 다수의 게이트 패턴 표면에 제 1 두께를 가지는 라이너 절연막을 형성한다. 다음으로, 상기 라이너 절연막 상에 FCVD 공정 또는 SOG 공정을 이용하여 인접한 게이트 패턴 사이를 매몰시키는 캡필막을 형성한다. 계속해서, 상기 다수의 게이트 패턴의 상측 및 측면 일정 영역에서 상기 라이너 절연막이 상기 제 1 두께보다 상대적으로 얇은 제 2 두께를 가지도록 상기 라이너 절연막 및 캡필막을 리세스시킨다. 이어서, 상기 라이너 절연막 및 캡필막 상에 금속층을 형성한다. 다음으로, 상기 금속층을 이용하여 금속 실리사이드를 형성하는 것을 포함한다.
상기 반도체 소자의 제조 방법은 상기 라이너 절연막 및 캡필막 상에 층간 절연막을 형성하는 것을 더 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 금속 실리사이드를 형성한 후, 잔존하는 금속층을 제거할 수 있다. 이어서, 상기 금속 실리사이드의 측면에 스페이서를 형성할 수 있다. 다음으로, 상기 라이너 절연막, 캡필막 및 스페이서 상에 층간 절연막을 형성하는 것을 더 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 기판 상에 제 1 절연막을 형성할 수 있다. 이어서, 상기 제 1 절연막 상에 제 1 실리콘을 형성할 수 있다. 다음으로, 상기 제 1 실리콘 상에 제 2 절연막을 형성할 수 있다. 계속해서, 상기 제 2 절연막 상에 제 2 실리콘을 형성할 수 있다. 이어서, 상기 제 1 절연막, 제 1 실리콘, 제 2 절연막 및 제 2 실리콘을 식각하여 상기 다수의 게이트 패턴을 형성하는 것을 더 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 제 1 실리콘 및 제 2 실리콘을 불순물로 도핑된 다결정 실리콘으로 형성하는 것을 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 게이트간 절연막을 ONO막으로 형성하는 것을 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 캡필막을 탄소를 함유하는 산화막으로 형성하는 것을 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 라이너 절연막과 캡필막을 동시에 리세스시켜, 상기 다수의 게이트 패턴의 상측 및 측면 일정 영역에서 상기 라이너 절연막이 상기 제 2 두께를 가지도록 하는 것을 포함할 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은 기판에 셀 게이트 패턴 및 선택 게이트 패턴을 형성한다. 이어서, 상기 셀 게이트 패턴 및 선택 게이트 패턴의 표면에 제 1 두께를 가지는 라이너 절연막을 형성한다. 다음으로, 상기 라이너 절연막 상에 FCVD 공정 또는 SOG 공정을 이용하여 인접한 셀 게이트 패턴 사이 및 상기 셀 게이트 패턴과 선택 게이트 패턴 사이를 매몰시키는 캡필막을 형성한다. 계속해서, 상기 셀 게이트 패턴과 선택 게이트 패턴의 상측 및 측면 일정 영역에서 상기 라이너 절연막이 상기 제 1 두께보다 상대적으로 얇은 제 2 두께를 가지도록 상기 라이너 절연막 및 캡필막을 리세스시킨다. 이어서, 상기 캡필막의 일부 또는 전체를 제거한다. 다음으로, 상기 라이너 절연막 상에 금속층을 형성한다. 계속해서, 상기 금속층을 이용하여 금속 실리사이드를 형성하는 것을 포함한다.
상기 반도체 소자의 제조 방법은 상기 금속 실리사이드를 형성한 후, 상기 셀 게이트 패턴 및 선택 게이트 패턴의 측면에 스페이서를 형성하는 것을 더 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 라이너 절연막 및 스페이서 상에 층간 절연막을 형성하는 것을 더 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 라이너 절연막을 열산화 공정, CVD 공정 및 ALD 공정 중 어느 하나로 형성하는 것을 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 금속 실리사이드를 형성하기 전, 상기 금속층 상에 보호막을 형성하는 것을 더 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 캡필막을 형성한 후, 화학적 기계적 연마 공정을 수행하는 것을 더 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 라이너 절연막을 실리콘 산화막 또는 실리콘 질화막으로 형성하는 것을 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 금속층을 코발트, 텅스텐, 티타늄, 니켈 및 이들의 합금으로 이루어진 그룹에서 선택된 하나로 형성하는 것을 포함할 수 있다.
상기 반도체 소자의 제조 방법은 기판에 선택 게이트 패턴을 형성한다. 이어서, 상기 선택 게이트 패턴의 표면에 제 1 두께를 가지는 라이너 절연막을 형성한다. 다음으로, 상기 라이너 절연막 상에 FCVD 공정 또는 SOG 공정을 이용하여 캡필막을 형성한다. 계속해서, 상기 선택 게이트 패턴의 상측 및 측면 일정 영역에서 상기 라이너 절연막이 상기 제 1 두께보다 상대적으로 얇은 제 2 두께를 가지도록 상기 라이너 절연막 및 캡필막을 리세스시킨다. 이어서, 상기 캡필막을 제거한다. 다음으로, 상기 라이너 절연막 상에 금속층을 형성한다. 계속해서, 상기 금속층을 이용하여 금속 실리사이드를 형성한다. 이어서, 상기 선택 게이트 패턴의 측면에 스페이서를 형성한다. 다음으로, 상기 라이너 절연막 및 스페이서 상에 연마 정지막을 형성한다. 계속해서, 상기 연마 정지막 상에 층간 절연막을 형성하는 것을 포함한다.
상기 반도체 소자의 제조 방법은 상기 라이너 절연막 및 캡필막을 리세스시킨 후, 상기 라이너 절연막과 캡필막 상에 금속층을 형성할 수 있다. 이어서, 상기 금속층을 이용하여 금속 실리사이드를 형성할 수 있다. 다음으로, 상기 금속 실리사이드의 측면에 상기 스페이서를 형성하는 것을 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 기판에 상기 선택 게이트 패턴과 이격되며, 터널 절연막, 플로팅 게이트, 게이트간 절연막 및 컨트롤 게이트를 구비하는 셀 게이트 패턴을 형성할 수 있다. 이어서, 상기 선택 게이트 패턴과 동시에 상기 셀 게이트 패턴에 금속 실리사이드를 형성하는 것을 더 포함할 수 있다.
상기 선택 게이트 패턴은 스트링 선택 게이트 패턴 및 그라운드 선택 게이트 패턴을 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 게이트 패턴의 표면에 제 1 두께를 가지는 라이너 절연막을 형성한다. 이어서, 상기 게이트 패턴의 일정 영역에서 상기 라이너 절연막이 상기 제 1 두께보다 상대적으로 얇은 제 2 두께를 가지도록 리세스(recess)시킨다. 다음으로, 상기 라이너 절연막의 두께차를 이용하여 상기 다수의 게이트 패턴 표면에 균일한 두께의 금속 실리사이드를 형성한다. 즉, 본 발명에 따른 반도체 소자의 제조 방법은 상기 게이트 패턴의 표면에 일정 두께차를 가지는 라이너 절연막을 형성하여 균일한 두께의 금속 실리사이드를 형성하는 효과가 있다.
도 1a는 본 발명의 제 1 실시 예에 따른 제조 방법으로 형성된 반도체 소자를 나타낸 평면도이다.
도 1b는 도 1a의 I-I'선을 따라 절단한 단면도이다.
도 2a 내지 2h는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 3a는 종래 기술에 따른 제조 방법으로 형성된 반도체 소자를 나타낸 VSEM이다.
도 3b는 본 발명의 제 1 실시 예에 따른 제조 방법으로 형성된 반도체 소자를 나타낸 VSEM이다.
도 4는 본 발명의 제 1 실시 예에 따른 제조 방법에서 C-FCVD 공정으로 캡필막을 형성한 반도체 소자와 종래 기술에 의한 반도체 소자의 초기 문턱 전압을 나타낸 그래프이다.
도 5a 내지 5g는 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 6a 및 6b는 본 발명의 제 3 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 7은 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 단면도이다.
도 8 및 9는 본 발명의 실시 예들에 따른 제조 방법으로 형성된 반도체 소자를 포함하는 장치 및 시스템을 나타낸 모식도이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상 측에 위치하는 것뿐만 아니라. 상기 제 1 구성 요소와 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
(제 1 실시 예)
도 1a는 본 발명의 제 1 실시 예에 따른 제조 방법으로 형성된 반도체 소자를 나타낸 평면도이다. 도 1b는 도 1a의 I-I'선을 따라 절단한 단면도이다.
도 1a 및 1b를 참조하면, 본 발명의 제 1 실시 예에 따른 제조 방법으로 형성된 반도체 소자는 소자 분리막(미도시)에 의해 활성 영역(ACT)이 정의되는 기판(100)을 포함한다. 상기 활성 영역(ACT)은 X방향으로 반복 배열된다. 또한, 상기 활성 영역(ACT)은 상기 X방향과 교차하는 Y방향으로 신장된다.
상기 기판(100)은 다수의 게이트 패턴(101a, 101b)을 더 포함한다. 여기서, 상기 활성 영역(ACT)은 인접한 게이트 패턴(101a, 101b) 사이 및 측면에 위치하는 채널 영역(미도시)과 같은 불순물 영역(미도시)을 포함할 수 있다.
상기 다수의 게이트 패턴(101a, 101b)은 상기 기판(100)의 제 1 영역(A)에 위치하는 셀 게이트 패턴(101a) 및 상기 기판(100)의 제 2 영역(B)에 위치하는 선택 게이트 패턴(101b)을 포함할 수 있다. 여기서, 상기 선택 게이트 패턴(101b)은 그라운드 선택 라인(GSL)과 연결되는 그라운드 선택 게이트 패턴 및 스트링 선택 라인(SSL)과 연결되는 스트링 선택 게이트 패턴을 포함한다.
상기 셀 게이트 패턴(101a)은 터널 절연막(110a), 플로팅 게이트(120a), 게이트간 절연막(130a) 및 컨트롤 게이트(140a)를 포함한다. 여기서, 상기 컨트롤 게이트(140a)의 상부 일정 영역(d1)은 금속 실리사이드(180a)가 형성된다.
상기 터널 절연막(110a)은 실리콘 산화막 또는 실리콘 질화막일 수 있다. 또한 상기 게이트간 절연막(130a)은 산화막, 질화막 및 이들의 적층 구조로 이루어진 그룹에서 선택된 하나일 수 있다. 보다 구체적으로는 상기 게이트간 절연막(130a)은 산화막/질화막/산화막(Oxide/Nitride/Oxide)의 적층 구조인 ONO막일 수 있다.
상기 플로팅 게이트(120a) 및 컨트롤 게이트(140a)는 다결정 실리콘(Poly-Silicon; P-Si)일 수 있다. 상기 다결정 실리콘은 N형 또는 P형 불순물로 도핑될 수 있다. 상기 컨트롤 게이트(140a)는 상기 X방향으로 신장되고, Y방향으로 반복 배열되는 위드 라인(W/L)을 구성할 수 있다.
상기 선택 게이트 패턴(101b)은 게이트 절연막(110b), 하부 선택 게이트 패턴(120b), 게이트간 절연 패턴(130b) 및 상부 선택 게이트 패턴(140b)를 포함한다. 상기 상부 선택 게이트 패턴(140b)의 상부 일정 영역(d1)은 금속 실리사이드(180b)가 형성된다. 여기서, 상기 선택 게이트 패턴(140b)의 상부 일정 영역(d1) 및 상기 셀 게이트 패턴(140a)의 상부 일정 영역(d1)는 동일한 영역이다. 즉, 상기 선택 게이트 패턴(101b)의 금속 실리사이드(180b)는 상기 셀 게이트 패턴(101a)의 금속 실리사이드(180a)와 동일한 두께를 가진다.
상기 게이트 절연막(110b), 하부 선택 게이트 패턴(120b), 게이트간 절연 패턴(130b) 및 상부 선택 게이트 패턴(140b)은 각각 상기 셀 게이트 패턴(101a)의 터널 절연막(110a), 플로팅 게이트(120a), 게이트간 절연막(130a) 및 컨트롤 게이트(140a)와 동일 재질일 수 있다.
상기 그라운드 선택 게이트 패턴의 상부 선택 게이트 패턴(140b)은 상기 X방향으로 신장되어 그라운드 선택 라인(GSL)을 구성할 수 있다. 또한, 상기 스트링 선택 게이트 패턴의 상부 선택 게이트 패턴(140b)은 상기 X방향으로 신장되어 스트링 선택 라인(SSL)을 구성할 수 있다.
상기 셀 게이트 패턴(101a) 및 선택 게이트 패턴(101b)의 표면에는 라이너 절연막(160)이 위치한다. 상기 라이너 절연막(160)은 산화막 또는 질화막일 수 있다. 보다 구체적으로는 상기 라이너 절연막(160)은 고온 산화막(High Temperature Oxide; HTO) 또는 중온 산화막(Medium Temperature Oxide; MTO)과 같은 열산화막, 실리콘 산화막 및 실리콘 질화막 중 하나일 수 있다.
상기 라이너 절연막(160)은 제 1 두께(t1)를 가진다. 다만, 상기 셀 게이트 패턴(101a) 및 선택 게이트 패턴(101b)의 상측 및 측면 일정 영역(d1)에서는 상기 라이너 절연막(160)이 상기 제 1 두께(t1)보다 상대적으로 얇은 제 2 두께(t2)를 가진다. 즉, 상기 금속 실리사이드(180a, 180b)가 위치하는 상기 셀 게이트 패턴(101a) 및 선택 게이트 패턴(101b)은 상기 제 2 두께(t2)를 가지는 라이너 절연막(160)에 의해 둘러싸이게 된다.
상기 제 1 두께(t1)는 상기 금속 실리 사이드(180a, 180b)의 형성을 억제할 수 있는 두께이다. 따라서, 상기 제 1 두께(t1)는 30Å을 초과한다. 또한, 상기 제 2 두께(t2)는 상기 금속 실리사이드(180a, 180b)가 형성될 수 있도록 하는 두께이다. 따라서, 상기 제 2 두께(t2)는 10Å이하이다.
본 발명의 제 1 실시 예에 따른 제조 방법으로 형성된 반도체 소자는 상기 셀 게이트 패턴(101a) 및 선택 게이트 패턴(101b)의 측면에 위치하는 스페이서(190)와 상기 라이너 절연막(160) 및 스페이서(190) 상에 위치하는 층간 절연막(194)을 더 포함한다.
여기서, 상기 스페이서(190) 및 층간 절연막(194)은 각각 산화막, 질화막 및 이들의 적층 구조로 이루어진 그룹에서 선택된 하나일 수 있다. 상기 스페이서(190) 및 층간 절연막(194)은 동일한 재질로 형성할 수도 있다. 또한, 인접한 셀 게이트 패턴(101a) 사이에 위치하는 스페이서(190)는 상기 인접한 셀 게이트 패턴(101a) 사이를 매몰시킬 수 있다.
본 발명의 제 1 실시 예에 따른 제조 방법으로 형성된 반도체 소자는 상기 라이너 절연막(160) 및 스페이서(190)과 상기 층간 절연막(194) 사이에 위치하는 연마 정지막(Polishing Stopper, 192)을 더 포함할 수 있다. 상기 연마 정지막(192)은 산화막, 질화막 및 이들의 적층 구조로 이루어진 그룹에서 선택된 하나로 형성될 수 있다. 여기서, 상기 연마 정지막(192)은 상기 층간 절연막(194)과 상이한 식각률을 가지는 물질로 형성된다.
도 2a 내지 2h는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 1b, 2a 내지 2h를 참조하여, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법을 설명한다. 먼저, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 도 2a에 도시된 바와 같이, 제 1 영역(A) 및 제 2 영역(B)을 포함하는 기판(100)을 제공한다.
이어서, 상기 기판(100) 상에 제 1 절연막(110), 제 1 실리콘(120), 제 2 절연막(130) 및 제 2 실리콘(140)을 순차적으로 형성한다. 여기서, 상기 제 2 영역(B)에서상기 제 1 실리콘(120)과 제 2 실리콘(140)과 연결되도록 상기 제 2 절연막(130)을 패터닝(patterning)할 수 있다. 또한, 상기 제 1 실리콘(120)을 도 1a의 활성 영역(ACT)과 동일한 형태로 패터닝한 후, 상기 제 1 실리콘(120) 상에 상기 제 2 절연막(130) 및 제 2 실리콘(140)을 형성할 수 있다.
상기 제 1 절연막(110)은 열산화(Thermal Oxide) 공정을 이용하여 형성할 수 있다. 상기 제 2 절연막(130)은 산화막, 질화막 및 이들의 적층 구조로 이루어진 그룹에서 선택된 하나로 형성할 수 있다. 상기 제 1 실리콘(120) 및 제 2 실리콘(140)은 다결정 실리콘으로 형성할 수 있다. 상기 다결정 실리콘은 N형 또는 P형 불순물로 도핑될 수 있다.
다음으로, 상기 제 2 실리콘(140) 상에 하드 마스크 패턴(150)을 형성한다. 상기 하드 마스크 패턴(150)은 산화막, 질화막 및 이들의 적층 구조로 이루어진 그룹에서 선택된 하나로 형성할 수 있다. 상기 하드 마스크 패턴(150)은 상기 제 2 실리콘(140) 상에 하드 마스크용 절연막(미도시)을 형성한 후, 상기 하드 마스크용 절연막을 패터닝하여 형성할 수 있다.
계속해서, 도 2b에 도시된 바와 같이, 상기 하드 마스크 패턴(150)을 마스크로, 상기 제 1 절연막(110), 제 1 실리콘(120), 제 2 절연막(130) 및 제 2 실리콘(140)을 식각하여 다수의 게이트 패턴(101a, 101b)를 형성한다. 상기 다수의 게이트 패턴(101a, 101b)는 상기 제 1 영역(A)에 위치하는 셀 게이트 패턴(101a) 및 상기 제 2 영역(B)에 위치하는 선택 게이트 패턴(101b)을 포함할 수 있다.
상기 하드 마스크 패턴(150)은 상기 제 1 절연막(110), 제 1 실리콘(120), 제 2 절연막(130) 및 제 2 실리콘(140)의 식각 공정에 따른 세정 공정을 이용하여 제거한다. 여기서, 상기 하드 마스크 패턴(150)은 후속되는 라이너 절연막(160), 캡필막(170)의 리세스(recess) 공정 또는 세정 공정에 의해 제거될 수 있다.
본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 하드 마스크 패턴(150)을 이용하여 인접한 셀 게이트 패턴(101a) 사이, 상기 셀 게이트 패턴(101a)과 선택 게이트 패턴(101b) 사이 및 상기 선택 게이트 패턴(101b)의 주변에 위치하는 활성 영역(ACT)에 불순물을 도핑하여 불순물 영역(미도시)을 형성할 수도 있다.
또한, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 불순물 영역을 후속되는 스페이서 형성 공정 전 또는 층간 절연막 형성 전에 형성할 수도 있다.
상기 셀 게이트 패턴(101a)은 식각된 상기 제 1 절연막(110), 제 1 실리콘(120), 제 2 절연막(130) 및 제 2 실리콘(140)이 각각 터널 절연막(110a), 플로팅 게이트(120a), 게이트간 절연막(130a) 및 컨트롤 게이트(140a)로 사용된다. 상기 선택 게이트 패턴(101b)은 식각된 상기 제 1 절연막(110), 제 1 실리콘(120), 제 2 절연막(130) 및 제 2 실리콘(140)이 각각 게이트 절연막(110b), 하부 선택 게이트 패턴(120b), 게이트간 절연 패턴(130b) 및 상부 선택 게이트 패턴(140b)으로 사용된다.
즉, 상기 제 1 영역(A)의 제 1 절연막(110), 제 1 실리콘(120), 제 2 절연막(130) 및 제 2 실리콘(140)은 각각 상기 셀 게이트 패턴(101a)의 터널 절연막(110a), 플로팅 게이트(120a), 게이트간 절연막(130a) 및 컨트롤 게이트(140a)를 형성한다. 또한, 상기 제 2 영역(B)의 제 1 절연막(110), 제 1 실리콘(120), 제 2 절연막(130) 및 제 2 실리콘(140)은 상기 선택 게이트 패턴(101b)의 게이트 절연막(110b), 하부 선택 게이트 패턴(120b), 게이트간 절연 패턴(130b) 및 상부 선택 게이트 패턴(140b)을 형성한다.
본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 기판(100)에 셀 게이트 패턴(101a) 및 선택 게이트 패턴(101b)을 동시에 형성하는 것으로 설명하고 있다. 그러나, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 셀 게이트 패턴(101a) 및 선택 게이트 패턴(101b)을 별도의 공정을 통해 각각 형성할 수 있다. 이 경우, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 셀 게이트 패턴(101a) 및 선택 게이트 패턴(101b)을 서로 상이한 공정으로 형성할 수도 있다.
이어서, 도 2c에 도시된 바와 같이, 상기 다수의 게이트 패턴(101a, 101b) 표면에 제 1 두께(t1)를 가지는 라이너 절연막(160)을 형성한다. 상기 라이너 절연막(160)은 열산화(Thermal Oxide) 공정, 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정 및 원자층 증착(Atomic Layer Deposition; ALD) 공정 중 하나로 형성할 수 있다.
상기 제 1 두께(t1)는 후속 공정을 통해 형성되는 금속층(180)에 의한 금속 실리 사이드(180a, 180b)가 형성되지 않도록 할 수 있는 두께이다. 즉, 상기 제 1 두께(t1)을 가지는 라이너 절연막(160)은 상기 금속층(180)과 컨트롤 게이트(140a) 또는 상부 선택 게이트 패턴(140b) 사이의 화학 반응을 억제한다. 따라서, 상기 라이너 절연막(160)의 제 1 두께(t1)는 30Å을 초과한다. 여기서, 상기 라이너 절연막(160)의 제 1 두께(t1)를 후속되는 리세스(recess) 공정, 세정 공정 및 식각 공정을 고려하여 50 내지 200Å으로 할 수 있다.
다음으로, 상기 라이너 절연막(160) 상에 유동성 CVD(Flowable CVD; FCVD) 공정 또는 SOG(Spin On Glass) 공정을 이용하여 캡필막(Gap Fill Layer, 170)을 형성한다. 일반적으로 상기 FCVD 공정 및 SOG 공정은 유동성이 높은 절연막을 형성한다. 따라서, 상기 FCVD 공정 및 SOG 공정을 이용하여 형성된 상기 캡필막(170)은 인접한 다수의 게이트 패턴(101a, 101b) 사이를 빈틈 없이(void free) 매몰시킬 수 있다.
여기서, 상기 캡필막(170)을 형성한 후, 상기 캡필막(170)을 평탄화시킬 수도 있다. 상기 캡필막(170)의 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 통해 수행할 수 있다.
계속해서, 도 2d에 도시된 바와 같이, 상기 다수의 게이트 패턴(101a, 101b)의 상측 및 측면 일정 영역(d1)에서 상기 라이너 절연막(160)이 상기 제 1 두께(t1)보다 상대적으로 얇은 제 2 두께(t2)를 가지도록 상기 라이너 절연막(160) 및 캡필막(170)을 리세스(recess)시킨다.
상기 리세스(recess) 공정은 NH3 및 HF를 이용한 건식 방식의 세정 공정 또는 건식 식각(Dry etching) 방식을 이용할 수 있다. 상기 리세스 공정은 애싱(ashing) 및 스트립(strip) 공정을 포함할 수 있다. 상기 스트립 공정은 유기 스트립 및 HS 스트립을 포함한다.
상기 제 2 두께(t2)는 후속 공정을 통해 형성되는 금속층(180)과 컨트롤 게이트(140a) 또는 상부 선택 게이트 패턴(140b) 사이의 화학 반응에 의해 금속 실리사이드(180a, 180b)가 형성되도록 유도할 수 있는 두께이다. 따라서, 상기 제 2 두께(t2)는 10Å이하이다. 여기서, 상기 라이너 절연막(160)의 제 2 두께(t2)를 후속되는 세정 공정 및 식각 공정을 고려하여 30Å이하로 형성할 수 있다.
본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 인접한 게이트 패턴(101a, 101b) 사이를 완전히 매몰시킬 수 있는 FCVD 공정 또는 SOG 공정으로 캡필막(170)을 형성한다. 이에 따라, 게이트 패턴의 종횡비(aspect ratio) 증가에 의해 인접한 게이트 패턴(101a, 101b) 사이에 발생하는 절연막 내부의 보이드(void)를 방지한다. 따라서, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 다수의 게이트 패턴(101a, 101b) 표면에 위치하는 라이너 절연막(160)을 균일하게 리세스시킬 수 있다.
여기서, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 라이너 절연막(160) 및 캡필막(170)을 동시에 리세스(recess)시킬 수 있다. 이를 위하여, 상기 캡필막(170)을 상기 라이너 절연막(160)과 비교하여 상대적으로 높은 식각률(etching rate)을 가지도록 형성할 수 있다.
이 경우, 상기 라이너 절연막(160)과 캡필막(170)을 동시에 리세스(recess)하면, 상기 캡필막(170)이 상기 라이너 절연막(160)보다 상대적으로 빠른 시간에 제거된다. 따라서, 상기 다수의 게이트 패턴(101a, 101b)의 상측 및 측면 일정 영역(d1)에서 상기 라이너 절연막(160)을 잔존시키며, 상기 캡필막(170)을 완전히 리세스할 수 있게 된다.
하기의 표 1은 증착 공정에 따라 형성되는 산화막의 식각률을 나타낸 표이다. 여기서, 식각률의 단위는 Å/min이다. 또한, C-FCVD 공정은 탄소를 함유하는 절연막을 형성하는 FCVD 공정이다.
식각 조건 열산화막 SOG FCVD C-FCVD
200:1HF 13 50 54 225
O3HF 8 14 21 126
표 1을 참조하면, FCVD 공정 및 SOG 공정에 의해 형성된 산화막은 열산화막과 비교하여 상대적으로 높은 식각률을 가진다. 따라서, 상기 라이너 절연막(160)을 열산화 공정을 이용하여 형성하는 경우, 상기 라이너 절연막(160)과 캡필막(170)을 동시에 리세스시킬 수 있다.
또한, 표 1을 참조하면, C-FCVD 공정에 의해 형성된 탄소를 함유하는 산화막은 FCVD 공정 및 SOG 공정에 의해 형성된 산화막과 비교하여 상대적으로 매우 높은 식각률을 가진다. 따라서, 상기 라이너 절연막(160)의 형성 방법과 무관하게 상기 캡필막(170)을 C-FCVD 공정을 이용하여 형성하는 경우, 상기 라이너 절연막(160)과 캡필막(170)을 동시에 리세스시킬 수 있다.
본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 라이너 절연막(160) 및 캡필막(170)을 순차적으로 리세스(recess)시킬 수도 있다. 보다 구체적으로 설명하면, 먼저 상기 캡필막(170)을 건식 세정 또는 건식 식각 등의 방법으로 리세스시켜, 상기 다수의 게이트 패턴(101a, 101b)의 상측 및 측면 일정 영역(d1)에서 상기 라이너 절연막(160)을 노출시킨다. 이어서, 상기 라이너 절연막(160)을 리세스시켜, 상기 다수의 게이트 패턴(101a, 101b)의 상측 및 측면 일정 영역(d1)에서 상기 라이너 절연막(160)이 상기 제 2 두께(t2)를 가지도록 할 수 있다.
이어서, 도 2e에 도시된 바와 같이, 상기 라이너 절연막(160) 상에 위치하는 캡필막(170)을 제거한다. 따라서, 상기 캡필막(170)은 상기 라이너 절연막(160)과 상이한 식각 특성을 가지도록 형성한다. 덧붙여, 상기 캡필막(170)을 상기 라이너 절연막(160)과 비교하여 상대적으로 높은 식각률을 가지도록 형성하는 경우, 상기 캡필막(170)을 보다 용이하게 제거할 수 있다.
상기 캡필막(170)의 제거 공정은 HF 및 DSC를 이용한 습식 세정이거나 HS 또는 O3HF를 이용한 습식 식각일 수 있다.
본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 캡필막(170)을 완전히 제거하는 것으로 설명하고 있다. 그러나, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 캡필막(170)의 일부만을 제거할 수도 있다.
다음으로, 도 2f에 도시된 바와 같이, 상기 라이너 절연막(160) 상에 금속층(180)을 형성한다. 상기 금속층(180)은 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni) 및 이들의 합금으로 이루어진 그룹에서 선택된 하나로 형성할 수 있다. 상기 금속층(180)은 물리 기상 증착(Physical Vapor Deposition; PVD) 공정, CVD 공정 및 ALD 공정 중 하나로 형성할 수 있다.
본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 금속층(180) 상에 보호막(185)을 더 형성할 수 있다. 상기 보호막(185)은 상기 금속층(180)의 산화를 방지한다. 상기 보호막(185)은 티타늄 질화물(TiNx)로 형성할 수 있다. 상기 보호막(185)은 CVD 공정 또는 ALD 공정으로 형성할 수 있다.
계속해서, 2g에 도시된 바와 같이, 상기 금속층(180)을 이용하여 금속 실리사이드(180a, 180b)을 형성한다. 여기서, 앞서 설명한 바와 같이, 상기 제 1 두께(t1)의 라이너 절연막(160)은 상기 금속 실리사이드(180a, 180b)의 형성을 억제한다. 따라서, 상기 금속 실리사이드(180a, 180b)는 상기 제 2 두께(t2)의 라이너 절연막(160)에 의해 둘러싸인 셀 게이트 패턴(101a) 및 선택 게이트 패턴(101b)의 상부 일정 영역(d1)에서만 형성된다.
상기 금속 실리사이드(180a, 180b)는 상기 기판(100)을 열처리하여 형성할 수 있다. 상기 열처리는 다수의 열처리 공정을 거쳐 이루어질 수 있다.
이어서, 도 2h에 도시된 바와 같이, 상기 셀 게이트 패턴(101a) 및 선택 게이트 패턴(101b)의 측면에 스페이서(190)를 형성한다. 상기 스페이서(190)는 열산화 공정을 이용하여 중온 산화막(MTO)으로 형성할 수 있다. 여기서, 잔존하는 금속층(180) 및 보호막(185)을 제거하고, 상기 스페이서(190)를 형성할 수 있다.
다음으로, 도 1b에 도시된 바와 같이, 상기 라이너 절연막(160) 및 스페이서(190) 상에 층간 절연막(194)을 형성하여 본 발명의 제 1 실시 예에 따른 제조 방법으로 형성된 반도체 소자를 완성한다.
여기서, 상기 라이너 절연막(160) 및 스페이서(190)와 상기 층간 절연막(194) 사이에 연마 정지막(192)을 더 형성할 수 있다. 상기 연마 정지막(192)은 상기 층간 절연막(194)과 상이한 식각률을 가지는 재질로 형성한다. 즉, 상기 연마 정지막(192)을 질화막으로 형성하고, 상기 층간 절연막(194)을 산화막으로 형성할 수 있다.
도 3a는 종래 기술에 따른 제조 방법으로 형성된 반도체 소자를 나타낸 VSEM이다. 도 3b는 본 발명의 제 1 실시 예에 따른 제조 방법으로 형성된 반도체 소자를 나타낸 VSEM이다.
도 3a를 참조하면, 종래 기술의 제조 방법으로 형성된 반도체 소자는 게이트 패턴에 형성된 금속 실리사이드(S)가 서로 상이한 두께를 가지는 것을 알 수 있다. 도 3b를 참조하면, 본 발명의 제 1 실시 예에 따른 제조 방법으로 형성된 반도체 소자는 게이트 패턴에 형성된 금속 실리사이드(S')가 균일한 두께를 가지는 것을 알 수 있다.
따라서, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 종래 기술과 비교하여, 게이트 패턴의 상부 일정 영역에 균일한 두께의 금속 실리사이드를 형성하는 것을 알 수 있다.
도 4는 본 발명의 제 1 실시 예에 따른 제조 방법에서 C-FCVD 공정으로 캡필막을 형성한 반도체 소자(F1, F2)와 종래 기술에 의한 반도체 소자(Ref)의 초기 문턱 전압을 나타낸 그래프이다. 여기서, 도 4는 서로 상이한 두 패턴(P1, P2)에서 본 발명의 제 1 실시 예에 의한 반도체 소자(F1, F2)와 종래 기술에 의한 반도체 소자(Ref)의 초기 문턱 전압을 측정하였다.
도 4를 참조하면, 패턴의 변화와 무관하게, 본 발명의 제 1 실시 예에 따른 제조 방법으로 형성된 반도체 소자(F1, F2)와 종래 기술에 의한 반도체 소자(Ref)는 동일한 초기 문턱 전압을 가지는 것을 알 수 있다.
따라서, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법에서 C-FCVD 공정으로 캡필막을 형성하는 경우에도, 반도체 소자의 전류 특성을 저하시키지 않는 것을 알 수 있다.
결과적으로, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 라이너 절연막 및 FCVD 공정 또는 SOG 공정에 의한 캡필막을 이용하여 다수의 게이트 패턴 표면에 금속 실리사이드를 형성할 영역과 그 외의 영역에서 서로 상이한 두께를 가지는 라이너 절연막을 형성한다. 이에 따라, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 다수의 게이트 패턴 상부 일정 영역에 균일한 두께를 가지는 금속 실리사이드를 형성할 수 있다.
(제 2 실시 예)
도 5a 내지 5g는 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법은 순차적으로 나타낸 단면도들이다.
도 5a 내지 5g를 참조하여 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법을 설명한다. 먼저, 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법은 도 5a에 도시된 바와 같이, 제 1 영역(A) 및 제 2 영역(B)을 포함하는 기판(200)을 제공한다. 여기서, 상기 기판(200)의 제 1 영역(A)은 후속 공정을 통해 셀 게이트 패턴(201a)이 형성되는 영역이다. 또한, 상기 기판(200)의 제 2 영역(B)은 후속 공정을 통해 선택 게이트 패턴(201b)이 형성되는 영역이다.
이어서, 상기 기판(200) 상에 제 3 절연막(210)을 형성한다. 상기 제 3 절연막(210)은 실리콘 산화막 또는 실리콘 질화막일 수 있다. 상기 제 3 절연막(210)은 열산화 공정으로 형성할 수 있다.
다음으로, 상기 제 3 절연막(210) 상에 제 3 실리콘(220)을 형성한다. 상기 제 3 실리콘(220)은 다결정 실리콘으로 형성할 수 있다. 상기 다결정 실리콘은 N형 또는 P형 불순물로 도핑될 수 있다.
계속해서, 상기 제 3 실리콘(220) 상에 제 4 절연막(230)을 형성한다. 상기 제 4 절연막(230)은 산화막, 질화막 및 이들의 적층 구조로 이루어진 그룹에서 선택된 하나로 형성할 수 있다. 상기 제 4 절연막(230)은 산화막/질화막/산화막의 적층 구조인 ONO막으로 형성할 수 있다.
이어서, 상기 제 4 절연막(230) 상에 제 4 실리콘(240)을 형성한다. 상기 제 4 실리콘(240)은 N형 또는 P형 불순물로 도핑된 다결정 실리콘으로 형성할 수 있다. 여기서, 상기 제 2 영역(B)의 제 4 절연막(230)은 상기 제 3 실리콘(220)과 제 4 실리콘(240)이 접촉하도록 패터닝될 수 있다.
여기서, 상기 제 3 절연막(210), 제 3 실리콘(220), 제 4 절연막(230) 및 제 4 실리콘(240)은 앞서 설명한 본 발명의 제 1 실시 예에서 언급한 제 1 절연막(110), 제 1 실리콘(120), 제 2 절연막(130) 및 제 2 실리콘(140)과 동일 구성 요소일 수 있다.
다음으로, 상기 제 4 실리콘(240) 상에 하드 마스크 패턴(250)을 형성한다. 상기 하드 마스크 패턴(250)은 상기 제 4 실리콘(240) 상에 하드 마스크용 절연막(미도시)을 형성한 후, 이를 패터닝하여 형성할 수 있다.
계속해서, 도 5b에 도시된 바와 같이, 상기 하드 마스크 패턴(250)을 마스크로, 상기 제 3 절연막(210), 제 3 실리콘(220), 제 4 절연막(230) 및 제 4 실리콘(240)을 식각하여 다수의 게이트 패턴(201a, 201b)을 형성한다. 상기 다수의 게이트 패턴(201a, 201b)은 상기 제 1 영역(A)에 위치하는 셀 게이트 패턴(201a) 및 상기 제 2 영역(B)에 위치하는 선택 게이트 패턴(201b)을 포함할 수 있다.
여기서, 상기 셀 게이트 패턴(201a)은 터널 절연막(210a), 플로팅 게이트(220a), 게이트간 절연막(230a) 및 컨트롤 게이트(240a)를 포함한다. 또한, 상기 선택 게이트 패턴(201b)은 게이트 절연막(210b), 하부 선택 게이트 패턴(220b), 게이트간 절연 패턴(230b) 및 상부 선택 게이트 패턴(240b)을 포함한다.
따라서, 상기 제 1 영역(A)의 제 3 절연막(210), 제 3 실리콘(220), 제 4 절연막(230) 및 제 4 실리콘(240)은 각각 상기 셀 게이트 패턴(201a)의 터널 절연막(210a), 플로팅 게이트(220a), 게이트간 절연막(230a) 및 컨트롤 게이트(240a)를 형성한다. 또한, 상기 제 2 영역(B)의 제 3 절연막(210), 제 3 실리콘(220), 제 4 절연막(230) 및 제 4 실리콘(240)은 상기 선택 게이트 패턴(201b)의 게이트 절연막(210b), 하부 선택 게이트 패턴(220b), 게이트간 절연 패턴(230b) 및 상부 선택 게이트 패턴(240b)을 형성한다.
본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법은 상기 기판(200)에 셀 게이트 패턴(201a) 및 선택 게이트 패턴(201b)을 동시에 형성하는 것으로 설명하고 있다. 그러나, 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법은 상기 셀 게이트 패턴(201a) 및 선택 게이트 패턴(201b)을 별도의 공정을 통해 각각 형성할 수 있다. 또한, 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법은 상기 셀 게이트 패턴(201a) 및 선택 게이트 패턴(201b)을 서로 상이한 공정으로 형성할 수도 있다.
이어서, 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법은 상기 하드 마스크 패턴(250)을 이용하여 인접한 셀 게이트 패턴(201a) 사이, 상기 셀 게이트 패턴(201a)과 선택 게이트 패턴(201b) 사이 및 상기 선택 게이트 패턴(201b)의 주변 활성 영역(미도시)에 불순물을 도핑하여 불순물 영역(205)을 형성한다.
다음으로, 도 5c에 도시된 바와 같이, 상기 다수의 게이트 패턴(201a, 201b) 표면에 제 3 두께(t3)를 가지는 라이너 절연막(260)을 형성한다. 상기 라이너 절연막(260)은 고온 산화막(HTO) 또는 중온 산화막(MTO)과 같은 열산화막, 실리콘 산화막 및 실리콘 질화막 중 하나일 수 있다. 상기 라이너 절연막(260)은 열산화(Thermal Oxide) 공정, 화학 기상 증착(CVD) 공정 및 원자층 증착(ALD) 공정 중 하나로 형성할 수 있다.
상기 제 3 두께(t3)는 본 발명의 제 1 실시 예에서 설명된 제 1 두께(t1)와 동일하게, 금속 실리사이드(280a, 280b)의 형성을 억제할 수 있는 두께이다. 따라서, 상기 제 3 두께(t3)는 상기 제 1 두께(t1)과 동일하게 30Å을 초과한다. 또한, 상기 라이너 절연막(260)의 제 3 두께(t3)는 리세스 공정, 세정 공정 및 식각 공정을 고려하여 50 내지 200Å으로 형성할 수 있다.
계속해서, 상기 라이너 절연막(260) 상에 FCVD 공정 또는 SOG 공정을 이용하여 캡필막(270)을 형성한다. 앞서 설명한 바와 같이, 상기 FCVD 공정 및 SOG 공정을 이용하여 형성된 상기 캡필막(270)은 인접한 다수의 게이트 패턴(201a, 201b) 사이를 빈틈 없이 매몰시킬 수 있다.
여기서, 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법은 상기 캡필막(270)을 형성한 후, 화학적 기계적 연마(CMP) 공정을 수행하여, 상기 캡필막(270)을 평탄화시킬 수도 있다.
이어서, 도 5d에 도시된 바와 같이, 상기 다수의 게이트 패턴(201a, 201b)의 상측 및 측면 일정 영역(d2)에서 상기 라이너 절연막(260)이 상기 제 3 두께(t3)보다 상대적으로 얇은 제 4 두께(t4)를 가지도록 상기 라이너 절연막(260) 및 캡필막(270)을 리세스시킨다.
상기 제 4 두께(t4)는 본 발명의 제 1 실시 예에서 설명된 제 2 두께(t2)와 동일하게, 금속 실리사이드(280a, 280b)을 형성할 수 있는 두께이다. 따라서, 상기 제 4 두께(t4)는 상기 제 2 두께(t2)과 동일하게 10Å이하이다. 또한, 상기 제 4 두께(t4)는 후속되는 세정 공정 및 식각 공정을 고려하여 30Å이하를 가지도록 할 수 있다.
상기 리세스 공정은 NH3 및 HF를 이용한 건식 방식의 세정 공정 또는 건식 식각 방식을 이용할 수 있다. 상기 리세스 공정은 애싱(ashing) 및 스트립(strip) 공정을 포함할 수 있다. 상기 스트립 공정은 유기 스트립 및 HS 스트립을 포함한다.
본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법은 상기 라이너 절연막(260) 및 캡필막(270)을 동시에 리세스시킬 수 있다. 이를 위하여, 상기 라이너 절연막(260)과 캡필막(270)은 서로 상이한 식각률을 가질 수 있다.
본 발명의 제 1 실시 예에서 설명한 바와 같이, 상기 라이너 절연막(260)을 열산화 공정을 이용하여 형성하는 경우, 상기 라이너 절연막(260)과 캡필막(270)을 동시에 리세스시킬 수 있다. 또한, 상기 라이너 절연막(260)의 형성 방법과 무관하게 상기 캡필막(270)을 C-FCVD 공정을 이용하여 형성하는 경우, 상기 라이너 절연막(260)과 캡필막(270)을 동시에 리세스시킬 수 있다.
본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법은 상기 라이너 절연막(260) 및 캡필막(270)을 순차적으로 리세스시킬 수도 있다.
다음으로, 도 5e에 도시된 바와 같이, 상기 라이너 절연막(260) 및 캡필막(270) 상에 금속층(280)을 형성한다. 상기 금속층(280)은 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni) 및 이들의 합금으로 이루어진 그룹에서 선택된 하나로 형성할 수 있다. 상기 금속층(280)은 PVD 공정, CVD 공정 및 ALD 공정 중 하나로 형성할 수 있다.
본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법은 상기 금속층(280) 상에 보호막(285)을 더 형성할 수 있다. 상기 보호막(285)은 상기 금속층(280)의 산화를 방지한다. 상기 보호막(285)은 티타늄 질화물(TiNx)로 형성할 수 있다. 상기 보호막(285)은 CVD 공정 또는 ALD 공정으로 형성할 수 있다.
계속해서, 5f에 도시된 바와 같이, 상기 금속층(280)을 이용하여 금속 실리사이드(280a, 280b)을 형성한다. 여기서, 본 발명의 제 1 실시 예에서 설명한 바와 같이, 상기 금속 실리사이드(280a, 280b)는 상기 제 4 두께(t4)의 라이너 절연막(260)에 의해 둘러싸인 셀 게이트 패턴(201a) 및 선택 게이트 패턴(201b)의 상부 일정 영역(d2)에서만 형성된다.
이어서, 도 5g에 도시된 바와 같이, 상기 금속 실리사이드(280a, 280b)를 형성한 후, 잔존하는 금속층(280) 및 보호막(285)을 제거한다. 계속해서, 상기 금속 실리사이드(280a, 280b)의 측면에 스페이서(290)를 형성한다. 상기 스페이서(290)는 열산화 공정을 이용하여 중온 산화막(MTO)으로 형성할 수 있다.
다음으로, 도시되지는 않았으나, 상기 라이너 절연막(260), 캡필막(270) 및 스페이서(290) 상에 층간 절연막(미도시)을 형성하여 본 발명의 제 2 실시 예에 따른 제조 방법으로 형성된 반도체 소자를 완성한다.
본 발명의 제 2 실시 예에 따른 제조 방법은 상기 라이너 절연막(260), 캡필막(270) 및 스페이서(290)와 상기 층간 절연막 사이에 연마 정지막(미도시)을 더 형성할 수 있다. 여기서, 상기 연마 정지막은 상기 층간 절연막과 상이한 식각률을 가지는 재질로 형성한다.
결과적으로, 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법은 다수의 게이트 패턴 표면에 금속 실리사이드를 형성할 영역과 그 외의 영역에서 서로 상이한 두께를 가지는 라이너 절연막을 형성한다. 또한, 인접한 게이트 패턴 사이를 매몰시킨 캡필막을 제거하지 않고, 금속층을 형성한다. 이에 따라, 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법은 보다 간소화된 공정을 이용하여 상기 다수의 게이트 패턴 상부 일정 영역에 균일한 두께를 가지는 금속 실리사이드를 형성할 수 있다.
(제 3 실시 예)
도 6a 및 6b는 본 발명의 제 3 실시 예에 따른 반도체 소자의 제조 방법은 순차적으로 나타낸 단면도들이다.
도 6a 및 6b를 참조하여 본 발명의 제 3 실시 예에 따른 반도체 소자의 제조 방법을 설명한다. 먼저, 본 발며의 제 3 실시 예에 따른 반도체 소자의 제조 방법은 도 6a에 도시된 바와 같이, 제 1 영역(A) 및 제 2 영역(B)을 포함하는 기판(300)을 제공한다. 여기서, 상기 기판(300)의 제 1 영역(A)은 후속 공정을 통해 셀 게이트 패턴(301a)이 형성되는 영역이다. 또한, 상기 기판(300)의 제 2 영역(B)은 후속 공정을 통해 선택 게이트 패턴(301b)이 형성되는 영역이다.
이어서, 상기 기판(300) 상에 제 5 절연막(미도시), 제 5 실리콘(미도시), 제 6 절연막(미도시) 및 제 6 실리콘(미도시)을 순차적으로 형성한다. 여기서, 상기 제 5 절연막, 제 5 실리콘, 제 6 절연막 및 제 6 실리콘은 본 발명의 제 1 실시 예에서 언급한 제 1 절연막(110), 제 1 실리콘(120), 제 2 절연막(130) 및 제 2 실리콘(140)과 동일한 구성일 수 있다. 따라서, 여기서는 상기 제 5 절연막, 제 5 실리콘, 제 6 절연막 및 제 6 실리콘에 대한 설명을 생략한다.
다음으로, 상기 제 6 실리콘 상에 하드 마스크 패턴(미도시)을 형성한다. 상기 하드 마스크 패턴은 산화막, 질화막 및 이들의 적층 구조로 이루어진 그룹에서 선택된 하나로 형성할 수 있다. 상기 하드 마스크 패턴은 상기 제 6 실리콘 상에 하드 마스크용 절연막(미도시)을 형성한 후, 이를 패터닝하여 형성할 수 있다.
계속해서, 상기 하드 마스크 패턴을 마스크로, 상기 제 5 절연막, 제 5 실리콘, 제 6 절연막 및 제 6 실리콘을 식각하여 다수의 게이트 패턴(301a, 301b)을 형성한다. 상기 다수의 게이트 패턴(301a, 301b)는 상기 제 1 영역(A)에 위치하는 셀 게이트 패턴(301a) 및 상기 제 2 영역(B)에 위치하는 선택 게이트 패턴(301b)을 포함할 수 있다.
여기서, 상기 셀 게이트 패턴(301a)은 터널 절연막(310a), 플로팅 게이트(320a), 게이트간 절연막(330a) 및 컨트롤 게이트(340a)을 포함한다. 또한, 상기 선택 게이트 패턴(301b)은 게이트 절연막(310b), 하부 선택 게이트 패턴(320b), 게이트간 절연 패턴(330b) 및 상부 선택 게이트 패턴(340b)을 포함한다.
본 발명의 제 3 실시 예에 따른 반도체 소자의 제조 방법은 상기 기판(300)에 셀 게이트 패턴(301a) 및 선택 게이트 패턴(301b)을 동시에 형성하는 것으로 설명하고 있다. 그러나, 본 발명의 제 3 실시 예에 따른 반도체 소자의 제조 방법은 상기 셀 게이트 패턴(301a) 및 선택 게이트 패턴(301b)를 별도의 공정을 통해 각각 형성할 수 있다. 또한, 본 발명의 제 3 실시 예에 따른 반도체 소자의 제조 방법은 상기 셀 게이트 패턴(301a) 및 선택 게이트 패턴(301b)을 서로 상이한 공정으로 형성할 수도 있다.
이어서, 본 발명의 제 3 실시 예에 따른 반도체 소자의 제조 방법은 상기 하드 마스크 패턴을 이용하여 인접한 셀 게이트 패턴(301a) 사이, 상기 셀 게이트 패턴(301a)와 선택 게이트 패턴(301b) 사이 및 상기 선택 게이트 패턴(301b)의 주변 활성 영역(미도시)에 불순물을 도핑하여 불순물 영역(미도시)을 형성한다.
다음으로, 상기 다수의 게이트 패턴(301a, 301b) 표면에 제 5 두께(t5)을 가지는 라이너 절연막(360)을 형성한다. 상기 라이너 절연막(360)은 고온 산화막(HTO) 또는 중온 산화막(MTO)과 같은 열산화막, 실리콘 산화막 및 실리콘 질화막 중 하나일 수 있다. 상기 라이너 절연막(360)은 열산화(Thermal Oxide) 공정, 화학 기상 증착(CVD) 공정 및 원자층 증착(ALD) 공정 중 하나로 형성할 수 있다.
상기 제 5 두께(t5)는 본 발명의 제 1 실시 예에서 설명된 제 1 두께(t1)와 동일하게, 금속 실리사이드(380a, 380b)의 형성을 억제할 수 있는 두께이다. 따라서, 상기 제 5 두께(t5)는 상기 제 1 두께(t1)과 동일하게 30Å을 초과한다. 또한, 상기 제 5 두께(t5)는 리세스 공정, 세정 공정 및 식각 공정을 고려하여 50 내지 200Å을 가질 수 있다.
계속해서, 상기 라이너 절연막(360) 상에 유동화 CVD(Flowable CVD; FCVD) 공정 또는 SOG(Spin On Glass) 공정을 이용하여 캡필막(미도시)을 형성한다. 앞서 설명한 바와 같이, 상기 FCVD 공정 및 SOG 공정을 이용하여 형성된 상기 캡필막은 인접한 다수의 게이트 패턴(301a, 301b) 사이를 빈틈 없이(void free) 매몰시킬 수 있다.
본 발명의 제 3 실시 예에 따른 반도체 소자의 제조 방법은 상기 캡필막을 형성한 후, 화학적 기계적 연마(CMP) 공정을 수행하여, 상기 캡필막을 평탄화시킬 수도 있다.
이어서, 상기 다수의 게이트 패턴(301a, 301b)의 상측 및 측면 일정 영역(d3)이 노출되도록 상기 라이너 절연막(360) 및 캡필막을 리세스시킨다.
다음으로, 상기 다수의 게이트 패턴(301a, 301b)의 상측 및 측면 일정 영역(d3)의 표면에 제 6 두께(t6)를 가지는 표면막(362)을 형성한다.
상기 제 6 두께(t6)는 본 발명의 제 1 실시 예에서 설명된 제 2 두께(t2)와 동일하게, 금속 실리사이드(280a, 280b)을 형성할 수 있는 두께이다. 따라서, 상기 제 6 두께(t6)는 상기 제 2 두께(t2)과 동일하게 10Å이하이다. 또한, 상기 제 6 두께(t6)는 후속되는 세정 공정 및 식각 공정을 고려하여 30Å이하를 가지도록 할 수 있다.
상기 리세스 공정은 NH3 및 HF를 이용한 건식 방식의 세정 공정 또는 건식 식각 방식을 이용할 수 있다. 상기 리세스 공정은 애싱(ashing) 및 스트립(strip) 공정을 포함할 수 있다. 상기 스트립 공정은 유기 스트립 및 HS 스트립을 포함한다.
본 발명의 제 3 실시 예에 따른 반도체 소자의 제조 방법은 상기 라이너 절연막(360) 및 캡필막을 동시에 리세스시킬 수 있다. 이를 위하여, 상기 라이너 절연막(360)과 캡필막은 서로 상이한 식각률을 가질 수 있다. 이 경우, 본 발명의 제 1 실시 예에서 설명한 바와 같이, 상기 라이너 절연막(360)을 열산화 공정으로 형성할 수 있다. 또는 상기 캡필막을 C-FCVD 공정을 이용하여 형성할 수 있다.
본 발명의 제 3 실시 예에 따른 반도체 소자의 제조 방법은 상기 라이너 절연막(360) 및 캡필막을 순차적으로 리세스시킬 수도 있다.
계속해서, 상기 라이너 절연막(360) 상에 위치하는 캡필막을 제거한다. 상기 캡필막의 제거 공정은 HF 및 DSC를 이용한 습식 세정이거나 HS 또는 O3HF를 이용한 습식 식각일 수 있다.
본 발명의 제 3 실시 예에 따른 반도체 소자의 제조 방법은 상기 캡필막을 완전히 제거하는 것으로 설명하고 있다. 그러나, 본 발명의 제 3 실시 예에 따른 반도체 소자의 제조 방법은 본 발명의 제 1 실시 예에서 설명한 바와 같이, 상기 캡필막의 일부만을 제거할 수도 있다.
이어서, 도 6b에 도시된 바와 같이, 상기 라이너 절연막(360) 상에 금속층(미도시)을 형성한다. 상기 금속층은 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni) 및 이들의 합금으로 이루어진 그룹에서 선택된 하나로 형성할 수 있다. 상기 금속층은 PVD 공정, CVD 공정 및ALD 공정 중 하나로 형성할 수 있다.
본 발명의 제 3 실시 예에 따른 반도체 소자의 제조 방법은 상기 금속층 상에 보호막(미도시)을 더 형성할 수 있다. 상기 보호막은 상기 금속층의 산화를 방지한다. 상기 보호막은 티타늄 질화물(TiNx)로 형성할 수 있다. 상기 보호막은 CVD 공정 또는 ALD 공정으로 형성할 수 있다.
다음으로, 상기 금속층을 이용하여 금속 실리사이드(380a, 380b)을 형성한다. 여기서, 앞서 설명한 바와 같이, 상기 제 5 두께(t5)의 라이너 절연막(360)은 상기 금속 실리사이드(380a, 380b)의 형성을 억제한다. 따라서, 상기 금속 실리사이드(380a, 380b)는 상기 제 6 두께(t6)를 가지는 표면막(362)에 의해 둘러싸인 셀 게이트 패턴(301a) 및 선택 게이트 패턴(301b)의 상부 일정 영역(d3)에서만 형성된다.
계속해서, 상기 금속 실리사이드(380a, 380b)를 형성한 후, 잔존하는 금속층 및 보호막을 제거한다. 이어서, 상기 셀 게이트 패턴(301a) 및 선택 게이트 패턴(301b)의 측면에 스페이서(390)를 형성한다. 상기 스페이서(390)는 열산화 공정을 이용하여 중온 산화막(MTO)으로 형성할 수 있다.
이어서, 상기 라이너 절연막(360), 표면막(362) 및 스페이서(390) 상에 연마 정지막(392)을 형성한다. 상기 연마 정지막(392)는 산화막, 질화막 및 이들의 적층 구조로 이루어진 그룹에서 선택된 하나로 형성할 수있다.
다음으로, 상기 연마 정지막(392) 상에 층간 절연막(394)을 형성하여 본 발명의 제 3 실시 예에 따른 제조 방법으로 형성된 반도체 소자를 완성한다. 여기서, 상기 층간 절연막(394)는 상기 연마 정지막(392)과 상이한 식각률을 가지는 재질로 형성한다.
결과적으로, 본 발명의 제 3 실시 예에 따른 반도체 소자의 제조 방법은 라이너 절연막 및 FCVD 공정 또는 SOG 공정에 의한 캡필막을 이용하여 다수의 게이트 패턴 표면에 금속 실리사이드를 형성할 영역과 그 외의 영역에서 서로 상이한 두께를 가지는 라이너 절연막을 형성한다. 보다 구체적으로는 금속 실리사이드를 형성할 영역에서 다수의 게이트 패턴 표면에 그 외의 영역보다 상대적으로 얇은 두께를 가지는 라이너 절연막을 형성한다. 이에 따라, 본 발명의 제 3 실시 예에 따른 반도체 소자의 제조 방법은 상기 라이너 절연막의 두께차를 이용하여 상기 다수의 게이트 패턴 상부 일정 영역에 균일한 두께를 가지는 금속 실리사이드를 형성할 수 있다.
(제 4 실시 예)
도 7은 본 발명의 제 4 실시 예에 따른 제조 방법으로 형성된 반도체 소자를 나타낸 단면도이다.
도 7을 참조하여 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법을 설명한다. 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 제 1 영역(A) 및 제 2 영역(B)을 포함하는 기판(400)을 제공한다. 여기서, 상기 기판(400)의 제 1 영역(A)은 후속 공정을 통해 셀 게이트 패턴(401a)이 형성되는 영역이다. 또한, 상기 기판(400)의 제 2 영역(B)은 후속 공정을 통해 선택 게이트 패턴(401b)이 형성되는 영역이다.
이어서, 상기 기판(400) 상에 전하 터널링막(410), 전하 트랩핑막(420) 및 전하 블록킹막(430)을 형성한다. 여기서, 상기 전하 터널링막(410)은 전하가 터널링될 수 있는 막이다.
상기 전하 터널링막(410)은 Al2O3, HfO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba, Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수 있다. 상기 전하 터널링막(410)은 열산화 공정, CVD 공정 및 ALD 공정 중 어느 하나로 형성할 수 있다.
상기 전하 트랩핑막(420)은 터널링된 전하들을 트랩하여 전하들을 저장한다. 상기 전하 트랩핑막(420)은 실리콘 질화물(SixNy)으로 형성할 수 있다. 상기 전하 트랩핑막(420)은 금속 질화물 또는 금속 산질화물로 형성할 수도 있다.
상기 전하 블로킹막(430)은 상기 전하 트랩핑막(420)과 후속 공정에 의해 형성되는 게이트 전극(440)을 절연시킨다. 상기 전하 블로킹막(430)은 Al2O3, HfO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba, Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수 있다. 여기서, 상기 전하 블로킹막(430)은 상기 전하 터널링막(410)보다 높은 유전 상수를 갖는 물질로 형성할 수 있다.
다음으로, 상기 전하 터널링막(410), 전하 트랩핑막(420) 및 전하 블록킹막(430)을 식각하여 다수의 트랩 구조물(415)을 형성한다. 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 상기 트랩 구조물(415)은 상기 기판(400)의 제 1 영역(A) 및 제 2 영역(B)에 동일하게 형성할 수 있다.
계속해서, 상기 트랩 구조물(415) 상에 제 7 실리콘(미도시)을 형성한다. 상기 제 7 실리콘은 N형 또는 P형 불순물로 도핑된 다결정 실리콘으로 형성할 수 있다.
이어서, 상기 제 7 실리콘 상에 하드 마스크 패턴(미도시)을 형성한다. 상기 하드 마스크 패턴은 산화막, 질화막 및 이들의 적층 구조로 이루어진 그룹에서 선택된 하나로 형성할 수 있다. 상기 하드 마스크 패턴은 상기 제 7 실리콘 상에 하드 마스크용 절연막(미도시)을 형성한 후, 이를 패터닝하여 형성할 수 있다.
다음으로, 상기 하드 마스크 패턴을 마스크로, 상기 제 7 실리콘을 식각하여 상기 트랩 구조물(415) 상에 게이트 전극(440)을 형성함으로써, 전하 트랩형 비휘발성 메모리 소자의 게이트 패턴(401a, 401b)을 형성한다. 상기 다수의 게이트 패턴(401a, 401b)는 상기 제 1 영역(A)에 위치하는 셀 게이트 패턴(401a) 및 상기 제 2 영역(B)에 위치하는 선택 게이트 패턴(401b)을 포함할 수 있다.
본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 상기 전하 트랩형 게이트 패턴(401a, 401b)으로 SONOS(Silicon/Oxide/Nitride/Oxide/Silicon) 형의 게이트 패턴을 형성하는 것으로 설명하고 있다. 그러나, 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 MNOS(Metal/Nitride/Oxide/Silicon) 형 또는 MONOS(Metal/Oxide/Nitride/Oxide/Silicon) 형의 게이트 패턴을 상기 전하 트랩형 게이트 패턴(401a, 401b)으로 형성할 수 있다.
계속해서, 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 상기 하드 마스크 패턴을 이용하여 인접한 셀 게이트 패턴(401a) 사이, 상기 셀 게이트 패턴(401a)와 선택 게이트 패턴(401b) 사이 및 상기 선택 게이트 패턴(401b)의 주변 활성 영역(미도시)에 불순물을 도핑하여 불순물 영역(미도시)을 형성한다.
이어서, 상기 다수의 게이트 패턴(401a, 401b) 표면에 제 7 두께(t7)을 가지는 라이너 절연막(460)을 형성한다. 상기 라이너 절연막(460)은 고온 산화막(HTO) 또는 중온 산화막(MTO)과 같은 열산화막, 실리콘 산화막 및 실리콘 질화막 중 하나일 수 있다. 상기 라이너 절연막(460)은 열산화(Thermal Oxide) 공정, 화학 기상 증착(CVD) 공정 및 원자층 증착(ALD) 공정 중 하나로 형성할 수 있다.
상기 제 7 두께(t7)는 본 발명의 제 1 실시 예에서 설명된 제 1 두께(t1)와 동일하게, 금속 실리사이드(480)의 형성을 억제할 수 있는 두께이다. 따라서, 상기 제 7 두께(t7)는 상기 제 1 두께(t1)과 동일하게 30Å을 초과한다. 또한, 상기 제 7 두께(t7)는 리세스 공정, 세정 공정 및 식각 공정을 고려하여 50 내지 200Å을 가질 수 있다.
계속해서, 상기 라이너 절연막(460) 상에 FCVD 공정 또는 SOG 공정을 이용하여 캡필막(미도시)을 형성한다. 앞서 설명한 바와 같이, 상기 FCVD 공정 및 SOG 공정을 이용하여 형성된 상기 캡필막은 인접한 다수의 게이트 패턴(401a, 401b) 사이를 빈틈 없이(void free) 매몰시킬 수 있다.
본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 상기 캡필막을 형성한 후, 화학적 기계적 연마(CMP) 공정을 수행하여, 상기 캡필막을 평탄화시킬 수도 있다.
이어서, 상기 다수의 게이트 패턴(401a, 401b)의 상측 및 측면 일정 영역(d4)에서 상기 라이너 절연막(460)이 상기 제 7 두께(t7)보다 상대적으로 얇은 제 8 두께(t8)을 가지도록 상기 라이너 절연막(460) 및 캡필막을 리세스시킨다.
상기 제 8 두께(t8)는 본 발명의 제 1 실시 예에서 설명된 제 2 두께(t2)와 동일하게, 금속 실리사이드(480)을 형성할 수 있는 두께이다. 따라서, 상기 제 8 두께(t8)는 상기 제 2 두께(t2)과 동일하게 10Å이하이다. 또한, 상기 제 8 두께(t8)는 후속되는 세정 공정 및 식각 공정을 고려하여 30Å이하를 가지도록 할 수 있다.
상기 리세스 공정은 NH3 및 HF를 이용한 건식 방식의 세정 공정 또는 건식 식각 방식을 이용할 수 있다. 상기 리세스 공정은 애싱(ashing) 및 스트립(strip) 공정을 포함할 수 있다. 상기 스트립 공정은 유기 스트립 및 HS 스트립을 포함한다.
본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 상기 라이너 절연막(460) 및 캡필막을 동시에 리세스시킬 수 있다. 이를 위하여, 상기 라이너 절연막(460)과 캡필막은 서로 상이한 식각률을 가질 수 있다. 이 경우, 본 발명의 제 1 실시 예에서 설명한 바와 같이, 상기 라이너 절연막(460)을 열산화 공정으로 형성할 수 있다. 또는 상기 캡필막을 C-FCVD 공정을 이용하여 형성할 수 있다.
본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 상기 라이너 절연막(460) 및 캡필막을 순차적으로 리세스시킬 수도 있다.
계속해서, 상기 라이너 절연막(460) 상에 위치하는 캡필막을 제거한다. 상기 캡필막의 제거 공정은 HF 및 DSC를 이용한 습식 세정이거나 HS 또는 O3HF를 이용한 습식 식각일 수 있다.
본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 상기 캡필막을 완전히 제거하는 것으로 설명하고 있다. 그러나, 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 본 발명의 제 1 실시 예에서 설명한 바와 같이, 상기 캡필막의 일부만을 제거할 수도 있다.
이어서, 상기 라이너 절연막(460) 상에 금속층(미도시)을 형성한다. 상기 금속층은 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni) 및 이들의 합금으로 이루어진 그룹에서 선택된 하나로 형성할 수 있다. 상기 금속층은 PVD 공정, CVD 공정 및ALD 공정 중 하나로 형성할 수 있다.
본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 상기 금속층 상에 보호막(미도시)을 더 형성할 수 있다. 상기 보호막은 상기 금속층의 산화를 방지한다. 상기 보호막은 티타늄 질화물(TiNx)로 형성할 수 있다. 상기 보호막은 CVD 공정 또는 ALD 공정으로 형성할 수 있다.
다음으로, 상기 금속층을 이용하여 금속 실리사이드(480)을 형성한다. 여기서, 앞서 설명한 바와 같이, 상기 제 7 두께(t7)의 라이너 절연막(460)은 상기 금속 실리사이드(480)의 형성을 억제한다. 따라서, 상기 금속 실리사이드(480)는 상기 제 8 두께(t8)를 가지는 표면막(362)에 의해 둘러싸인 셀 게이트 패턴(401a) 및 선택 게이트 패턴(401b)의 상부 일정 영역(d4)에서만 형성된다.
계속해서, 상기 금속 실리사이드(480)를 형성한 후, 잔존하는 금속층 및 보호막을 제거한다. 이어서, 상기 셀 게이트 패턴(401a) 및 선택 게이트 패턴(401b)의 측면에 스페이서(490)를 형성한다. 상기 스페이서(490)는 열산화 공정을 이용하여 중온 산화막(MTO)으로 형성할 수 있다.
다음으로, 상기 라이너 절연막(460) 및 스페이서(490) 상에 연마 정지막(492)을 형성한다. 상기 연마 정지막(492)는 산화막, 질화막 및 이들의 적층 구조로 이루어진 그룹에서 선택된 하나로 형성할 수있다.
계속해서, 상기 연마 정지막(492) 상에 층간 절연막(494)을 형성하여 본 발명의 제 4 실시 예에 따른 제조 방법으로 형성된 반도체 소자를 완성한다. 여기서, 상기 층간 절연막(494)는 상기 연마 정지막(492)과 상이한 식각률을 가지는 재질로 형성한다.
결과적으로, 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 라이너 절연막 및 FCVD 공정 또는 SOG 공정에 의한 캡필막을 이용하여 SONOS 형 반도체 소자의 게이트 패턴 표면에 상이한 두께를 가지는 라이너 절연막을 형성한다. 보다 구체적으로는 다수의 게이트 패턴 표면에 금속 실리사이드를 형성할 영역에서 그 외의 영역보다 상대적으로 얇은 두께를 가지는 라이너 절연막을 형성한다. 이에 따라, 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 상기 라이너 절연막의 두께차를 이용하여 상기 다수의 게이트 패턴 상부 일정 영역에 균일한 두께를 가지는 금속 실리사이드를 형성할 수 있다.
(제 5 실시 예)
도 8은 본 발명의 실시 예들에 따른 제조 방법으로 형성된 반도체 소자를 포함하는 전자 시스템을 나타낸 모식도이다.
본 발명의 실시 예들에 따른 제조 방법으로 형성된 반도체 소자를 포함하는 전자 시스템은 솔리드 스테이트 디스크(Solid State Disk; SSD, 500)와 같은 데이터 저장 장치일 수 있다.
상기 솔리드 스테이트 디스크(500)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(500)는 하드디스크드라이브(Hard Disk Drive; HDD)와 비교하여 상대적으로 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음이 적다. 또한, 상기 솔리드 스테이트 디스크(500)는 소형화 및 경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(500)는 노트북PC, 데스크톱PC, MP3 플레이어 또는 휴대용 저장장치에 사용될 수 있다.
도 8을 참조하면, 상기 솔리드 스테이트 디스크(SSD, 500)는 비휘발성 메모리(non-volatile memory; 510), 버퍼 메모리(buffer memory; 520) 및 제어기(controller; 530)를 포함한다. 여기서, 상기 비휘발성 메모리(510)는 본 발명의 실시 예들에 따른 제조 방법으로 제조된다. 상기 비휘발성 메모리(510)는 저항성 메모리(resistive memory)일 수 있다. 상기 비휘발성 메모리(510)는 상변화 물질 패턴, 자기터널접합(Magnetic Tunnel Junction; MTJ) 패턴, 폴리머 패턴 및 산화(oxide) 패턴으로 이루어진 일군에서 선택된 하나와 같은 정보저장요소(data storage element)를 구비할 수 있다.
상기 버퍼 메모리(520)는 휘발성 메모리(volatile memory)를 구비할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM) 또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(520)는 상기 비휘발성 메모리(510)에 비하여 상대적으로 빠른 동작속도를 보인다.
상기 제어기(530)는 상기 호스트(Host, 550)와 연결되는 인터페이스(535)를 포함한다. 상기 인터페이스(535)는 호스트(500)에 접속되어 데이터와 같은 전기신호들을 송수신하는 역할한다. 상기 인터페이스(535)는 SATA, IDE, SCSI 및 이들의 조합으로 이루어진 그룹에서 선택된 하나의 규격을 사용하는 장치일 수 있다.
상기 인터페이스(535)의 데이터 처리속도는 상기 비휘발성 메모리(510)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(520)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(535)를 통하여 수신된 데이터는, 상기 제어기(530)를 경유하여 상기 버퍼 메모리(520)에 임시 저장된 후, 상기 비휘발성 메모리(510)의 데이터 기록(write) 속도에 맞추어 상기 비휘발성 메모리(510)에 영구 저장될 수 있다.
또한, 상기 비휘발성 메모리(510)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(510)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(510)는 상기 솔리드 스테이트 디스크(500)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
상기 제어기(530)는 메모리제어기(미도시) 및 버퍼제어기(미도시)를 포함할 수 있다. 상기 비휘발성 메모리(510)는 상기 제어기(530)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(500)의 데이터 저장용량은 상기 비휘발성 메모리(510)에 대응할 수 있다. 상기 버퍼 메모리(520)는 상기 제어기(530)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 비휘발성 메모리(510)는 상기 제어기(530)를 경유하여 상기 인터페이스(535)에 접속될 수 있다. 상기 비휘발성 메모리(510)는 상기 인터페이스(535)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 디스크(500)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(510)에 저장된 데이터는 보존되는 특성이 있다.
상기 인터페이스(535)의 데이터 처리속도는 상기 비휘발성 메모리(510)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(520)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(535)를 통하여 수신된 데이터는, 상기 제어기(530)를 경유하여 상기 버퍼 메모리(520)에 임시 저장된 후, 상기 비휘발성 메모리(510)의 데이터 기록(write) 속도에 맞추어 상기 비휘발성 메모리(510)에 영구 저장될 수 있다. 또한, 상기 비휘발성 메모리(510)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(510)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(510)는 상기 솔리드 스테이트 디스크(500)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
(제 6 실시 예)
도 9는 본 발명의 실시 예에 따른 제조 방법으로 형성된 반도체 소자를 포함하는 전자 시스템 장치(electronic system appratus)를 나타낸 모식도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 제조 방법으로 형성된 반도체 소자를 포함하는 장치(600)는 콘트롤러(610), 입출력 장치(620), 메모리(630) 및 인터페이스(640)을 포함한다.
상기 장치(600)의 각 구성은 버스(650)을 통해서 서로 연결될 수 있다. 상기 입출력 장치(620)는 키보드 또는 디스플레이 등과 같은 장치일 수 있다. 상기 컨트롤러(610)는 하나 이상의 마이크로 프로세서, 디지털 프로세서, 마이크로 컨트롤러 또는 프로세서를 포함할 수 있다.
상기 메모리(630)는 데이터 및/또는 상기 컨트롤러(610)에 의해 실행된 명령을 저장할 수 있다. 상기 인터페이스(640)는 다른 시스템, 예를 들어 통신 네트워크로부터 또는 통신 네트워크 데이트를 전송하는데 사용될 수 있다.
상기 장치(600)는 PDA 등과 같은 모바일 시스템, 휴대용 컴퓨터, 웹 타블렛(Web tablet), 무선 전화기, 모바일 전화기, 디지털 음악 재생기, 메모리 카드 또는 정보를 송신 및/또는 수신할 수 있는 시스템일 수 있다.
100, 200, 300, 400 : 기판
110 : 제 1 절연막 120 : 제 1 실리콘
130 : 제 2 절연막 140 : 제 2 실리콘
160, 260, 360, 460 : 라이너 절연막
170, 270 : 캡필막
180, 280 : 금속층
190, 290, 390, 490 : 스페이서

Claims (10)

  1. 기판에 다수의 게이트 패턴을 형성하고,
    상기 다수의 게이트 패턴 표면에 제 1 두께를 가지는 라이너 절연막을 형성하고,
    상기 라이너 절연막 상에 FCVD 공정 또는 SOG 공정을 이용하여 인접한 게이트 패턴 사이를 매몰시키는 캡필막을 형성하고,
    상기 다수의 게이트 패턴의 상측 및 측면 일정 영역에서 상기 라이너 절연막이 상기 제 1 두께보다 상대적으로 얇은 제 2 두께를 가지도록 상기 라이너 절연막 및 캡필막을 리세스시키고,
    상기 라이너 절연막 및 캡필막 상에 금속층을 형성하고,
    상기 금속층을 이용하여 금속 실리사이드를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 라이너 절연막 및 캡필막 상에 층간 절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 금속 실리사이드를 형성한 후, 잔존하는 금속층을 제거하고,
    상기 금속 실리사이드의 측면에 스페이서를 형성하고,
    상기 라이너 절연막, 캡필막 및 스페이서 상에 층간 절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 기판 상에 제 1 절연막을 형성하고,
    상기 제 1 절연막 상에 제 1 실리콘을 형성하고,
    상기 제 1 실리콘 상에 제 2 절연막을 형성하고,
    상기 제 2 절연막 상에 제 2 실리콘을 형성하고,
    상기 제 1 절연막, 제 1 실리콘, 제 2 절연막 및 제 2 실리콘을 식각하여 상기 다수의 게이트 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1 실리콘 및 제 2 실리콘을 불순물로 도핑된 다결정 실리콘으로 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 절연막을 ONO막으로 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 캡필막을 탄소를 함유하는 산화막으로 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 라이너 절연막과 캡필막을 동시에 리세스시켜, 상기 다수의 게이트 패턴의 상측 및 측면 일정 영역에서 상기 라이너 절연막이 상기 제 2 두께를 가지도록 하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 기판에 셀 게이트 패턴 및 선택 게이트 패턴을 형성하고,
    상기 셀 게이트 패턴 및 선택 게이트 패턴의 표면에 제 1 두께를 가지는 라이너 절연막을 형성하고,
    상기 라이너 절연막 상에 FCVD 공정 또는 SOG 공정을 이용하여 인접한 셀 게이트 패턴 사이 및 상기 셀 게이트 패턴과 선택 게이트 패턴 사이를 매몰시키는 캡필막을 형성하고,
    상기 셀 게이트 패턴과 선택 게이트 패턴의 상측 및 측면 일정 영역에서 상기 라이너 절연막이 상기 제 1 두께보다 상대적으로 얇은 제 2 두께를 가지도록 상기 라이너 절연막 및 캡필막을 리세스시키고,
    상기 캡필막의 일부 또는 전체를 제거하고,
    상기 라이너 절연막 상에 금속층을 형성하고,
    상기 금속층을 이용하여 금속 실리사이드를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 금속 실리사이드를 형성한 후, 상기 셀 게이트 패턴 및 선택 게이트 패턴의 측면에 스페이서를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
KR1020100045567A 2010-05-14 2010-05-14 반도체 소자의 제조 방법 KR20110125925A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100045567A KR20110125925A (ko) 2010-05-14 2010-05-14 반도체 소자의 제조 방법
US13/053,668 US8367535B2 (en) 2010-05-14 2011-03-22 Method of fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100045567A KR20110125925A (ko) 2010-05-14 2010-05-14 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20110125925A true KR20110125925A (ko) 2011-11-22

Family

ID=44912149

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100045567A KR20110125925A (ko) 2010-05-14 2010-05-14 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US8367535B2 (ko)
KR (1) KR20110125925A (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8890254B2 (en) 2012-09-14 2014-11-18 Macronix International Co., Ltd. Airgap structure and method of manufacturing thereof
CN103779401A (zh) * 2012-10-26 2014-05-07 旺宏电子股份有限公司 栅极结构及其制造方法
CN105206611B (zh) * 2014-06-16 2018-09-07 中芯国际集成电路制造(上海)有限公司 一种Flash器件及其制备方法
CN105355599B (zh) * 2014-08-18 2018-09-21 中芯国际集成电路制造(上海)有限公司 一种半导体存储器件及其制备方法、电子装置
CN106887430B (zh) * 2015-12-10 2020-03-10 中芯国际集成电路制造(北京)有限公司 Nand闪存的形成方法
CN109994484A (zh) * 2017-12-28 2019-07-09 中芯国际集成电路制造(上海)有限公司 Nand存储器及其形成方法
US10867854B2 (en) * 2019-01-08 2020-12-15 Tokyo Electron Limited Double plug method for tone inversion patterning
CN110148552B (zh) * 2019-04-15 2021-10-15 上海华力集成电路制造有限公司 第零层层间膜的制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100597619B1 (ko) 1999-05-24 2006-07-06 삼성전자주식회사 반도체 소자 제조방법
KR20020043121A (ko) 2000-12-01 2002-06-08 윤종용 불휘발성 메모리 소자의 게이트 제조방법
KR100370242B1 (ko) 2000-12-26 2003-01-30 삼성전자 주식회사 불휘발성 메모리 소자의 제조방법
KR100593673B1 (ko) * 2004-10-27 2006-06-28 삼성전자주식회사 반도체 장치의 제조 방법 및 이를 이용한 반도체 장치의 소자 분리막 제조 방법
KR100669105B1 (ko) 2005-08-03 2007-01-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
US8367535B2 (en) 2013-02-05
US20110281427A1 (en) 2011-11-17

Similar Documents

Publication Publication Date Title
US9431416B2 (en) Vertical-type nonvolatile memory device and method of manufacturing the same
US9349879B2 (en) Non-volatile memory devices including blocking insulation patterns with sub-layers having different energy band gaps
KR20110125925A (ko) 반도체 소자의 제조 방법
KR101218447B1 (ko) 반도체 기억 장치
TWI490982B (zh) 半導體結構及其製造方法
KR20130078459A (ko) 수직 구조의 비휘발성 메모리 소자 및 그 제조방법
KR20110058631A (ko) 반도체 메모리 장치
WO2009104688A1 (ja) 不揮発性記憶装置およびその製造方法
US9443735B2 (en) Method of manufacturing semiconductor device
US9406784B1 (en) Method of manufacturing isolation structure and non-volatile memory with the isolation structure
JP2009253259A (ja) 不揮発性半導体記憶装置及びその製造方法
US9236497B2 (en) Methods for fabricating semiconductor device
JP5787855B2 (ja) 半導体記憶装置
US20180366573A1 (en) Semiconductor device, memory device and manufacturing method of the same
JP5132330B2 (ja) 不揮発性半導体記憶装置およびその製造方法
KR100855978B1 (ko) 비휘발성 메모리 소자, 그 적층 구조, 그 동작 방법, 그제조방법 및 비휘발성 메모리 소자를 이용한 시스템
JP5351274B2 (ja) 不揮発性半導体記憶装置
US8921924B2 (en) Semiconductor memory device
JP2010123591A (ja) 不揮発性半導体記憶装置及びその製造方法
KR20140078297A (ko) 반도체 장치 및 그 제조 방법
KR20100059543A (ko) 비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의 제조 방법
US10586801B2 (en) Flash memory cells
JP2008118141A (ja) メモリトランジスタ、不揮発性メモリ素子、そのスタック構造、その動作方法、その製造方法及び不揮発性メモリ素子を利用したシステム
US20200091163A1 (en) Memory device and manufacturing method for the same
TW201618116A (zh) 記憶元件及其操作方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid