KR20140078297A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20140078297A
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에스케이하이닉스 주식회사
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Abstract

반도체 장치는 교대로 적층된 도전막들 및 층간절연막들; 상기 도전막들 및 층간절연막들을 관통하는 채널막; 상기 채널막과 상기 도전막들 사이에 개재되며, 열산화 방식으로 형성된 제1 터널절연막; 상기 제1 터널절연막을 감싸는 데이터 저장막; 및 상기 제1 터널절연막과 상기 채널막 사이에 개재되며, 증착 방식으로 형성된 제2 터널절연막을 포함한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 셀을 형성하는 2차원 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 도전막들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 하부 선택 트랜지스터, 메모리 셀들 및 상부 선택 트랜지스터가 적층된다.
또한, 3차원 비휘발성 메모리 소자는 적층물을 이용하여 적층된 메모리 셀들을 한번에 형성한다. 그러나, 적층된 메모리 셀들의 개수가 증가될수록, 메모리 셀들의 특성이 불균일하고, 소거 특성이 저하되는 문제점이 있다.
본 발명의 실시예는 소거 특성을 개선하는데 적합한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들 및 층간절연막들; 상기 도전막들 및 층간절연막들을 관통하는 채널막; 상기 채널막과 상기 도전막들 사이에 개재되며, 열산화 방식으로 형성된 제1 터널절연막; 상기 제1 터널절연막을 감싸는 데이터 저장막; 및 상기 제1 터널절연막과 상기 채널막 사이에 개재되며, 증착 방식으로 형성된 제2 터널절연막을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는 교대로 적층된 도전막들 및 층간절연막들; 상기 도전막들 및 층간절연막들을 관통하는 채널막; 상기 채널막과 상기 도전막들 사이에 개재되며, 제1 증착 방식으로 형성된 제1 터널절연막; 상기 제1 터널절연막을 감싸는 데이터 저장막; 및 상기 제1 터널절연막과 상기 채널막 사이에 개재되며, 제2 증착 방식으로 형성된 제2 터널절연막을 포함한다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 제1 및 제2 물질막들을 관통하는 홀을 형성하는 단계; 상기 홀 내에 데이터 저장막을 형성하는 단계; 상기 데이터 저장막 상에, 제1 방식으로 제1 터널절연막을 형성하는 단계; 상기 제1 터널절연막 상에, 제2 방식으로 제2 터널절연막을 형성하는 단계; 및 상기 제2 터널절연막 상에 채널막을 형성하는 단계를 포함한다.
터널절연막 형성시, 상이한 방식을 이용하여 이중 터널절연막으로 형성한다. 따라서, 메모리 셀들이 균일한 두께의 터널절연막을 포함하도록 할 수 있다. 또한, 반도체 장치의 소거 특성을 개선할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 스트링 구조를 설명하기 위한 사시도이다.
도 3은 본 발명의 일 실시예에 따른 제1 및 제2 터널절연막들의 스텝 커버리지 특성을 나타내는 그래프이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 소거 특성을 나타내는 그래프이다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다. 단, 설명의 편의를 위해, 메모리 셀들이 형성된 영역만을 도시하고, 그 외의 영역은 생략하였다.
도 1a에 도시된 바와 같이, 제1 물질막들(11) 및 제2 물질막들(12)을 교대로 형성한다. 여기서, 제1 물질막들(11)은 콘트롤 게이트들을 형성하기 위한 희생막이고, 제2 물질막(12)은 층간절연막을 형성하기 위한 것이다.
참고로, 메모리 셀들의 콘트롤 게이트들과 선택 트랜치스터의 선택 게이트 모두 제1 물질막들(11)을 이용하여 형성할 수 있다. 예를 들어, 제1 물질막들(11) 중 최상부 적어도 하나의 제1 물질막(11)은 선택 게이트를 형성하기 위한 것이고, 나머지 제1 물질막들(11)은 콘트롤 게이트를 형성하기 위한 것일 수 있다. 여기서, 선택 라인용 제1 물질막(11)과 워드라인용 제1 물질막(11)은 동일한 두께로 형성되거나, 상이한 두께로 형성될 수 있다. 예를 들어, 선택 라인용 제1 물질막(11)은 워드라인용 제1 물질막(11)에 비해 두꺼운 두께로 형성될 수 있다.
또한, 제1 물질막들(11)과 제2 물질막들(12)은 식각 선택비가 큰 물질로 형성된다. 일 예로, 제1 물질막들(11)은 산화막, 질화막, 도프드 폴리실리콘막 등의 희생막으로 형성되고, 제2 물질막들(12)은 산화막 등의 절연막으로 형성될 수 있다. 다른 예로, 제1 물질막들(11)은 산화막, 질화막, 도프드 폴리실리콘막 등의 제1 희생막으로 형성되고, 제2 물질막들(12)은 산화막, 질화막, 언도프드 폴리실리콘막, 언도프드 비정질 실리콘막 등의 제2 희생막으로 형성될 수 있다.
본 실시예에서는 제1 물질막들(11)은 희생막으로 형성되고, 제2 물질막들은 절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 제1 및 제2 물질막들(11, 12)을 관통하는 홀을 형성한다. 이어서, 홀 내에 데이터 저장막(14)을 형성한다. 여기서, 데이터 저장막(14)은 전하를 저장하는 폴리실리콘막 등의 전하저장막, 전하를 트랩하는 질화막 등의 전하트랩막, 나노 닷 및 상변화 물질막 중 적어도 하나를 포함할 수 있다.
참고로, 데이터 저장막(14)을 형성하기 전에, 홀 내에 버퍼막(13)을 형성할 수 있다. 여기서, 버퍼막(13)은 후속 리세스 영역 형성 공정에서, 데이터 저장막(14)이 손상되는 것을 방지하기 위한 것으로, 일종의 보호막으로 사용된다. 예를 들어, 버퍼막(13)은 산화막을 포함한다.
이어서, 데이터 저장막(14) 상에 제1 터널절연막(15)을 형성한 후, 제1 터널절연막(15) 상에 제2 터널절연막(16)을 형성한다. 여기서, 제1 및 제2 터널절연막들(15, 16)은 산화막을 포함한다. 또한, 제1 및 제2 터널절연막들(15, 16)은 상이한 방식을 이용하여 형성된다.
일 예로, 제1 터널절연막(15)은 열산화(thermal oxidation) 방식을 이용하여 형성할 수 있다. 이러한 경우, 데이터 저장막(14)을 일부 두께 산화시켜 제1 터널절연막(15)을 형성하며, 데이터 저장막(14)은 산화될 두께를 고려하여 충분히 두껍게 형성된다. 열산화 방식으로 형성된 제1 터널절연막(15)은 막질 및 계면 특성이 우수하고, 두께가 균일하다는 장점이 있다.
다른 예로, 제1 터널절연막(15)은 ALD(Atomic Layer Deposition) 등의 증착 방식을 이용하여 형성할 수 있다. ALD 방식으로 형성된 제1 터널절연막(15)은 두께가 균일하다는 장점이 있다.
제2 터널절연막(16)은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 등의 증착 방식을 이용하여 형성할 수 있다. LP-CVD 방식으로 형성된 제2 터널절연막(16)은 막 내의 결함(defect), 고정 전하(fixed charge) 분포 등의 특성상, 소거 특성이 우수한 장점이 있다.
이로써, 제1 및 제2 터널절연막들(15, 16)이 형성되며, 이들은 각 메모리 셀들의 터널절연막으로서 사용된다. 참고로, 본 실시예에서는 이중막으로 터널절연막을 형성하는 경우에 대해 설명하였으나, 삼중막 이상의 멀티막으로 터널절연막을 형성하는 것도 가능하다. 멀티막으로 터널절연막을 형성하는 경우, 앞서 설명한 방식들을 조합하여 터널절연막을 형성할 수 있다.
이어서, 제2 터널절연막(16) 상에 채널막(17)을 형성한다. 여기서, 채널막(17)은 필라 형태 또는 튜브 형태로 형성될 수 있다. 튜브 형태로 채널막(17)을 형성하는 경우, 채널막(17)의 오픈된 중심 영역에 절연막(18)을 형성한다.
도 1b에 도시된 바와 같이, 제1 및 제2 물질막들(11, 12)을 관통하는 슬릿(SL)을 형성한 후, 슬릿(SL)에 노출된 제1 물질막들(11)을 제거하여 리세스 영역들(RC)을 형성한다.
이어서, 홀 내에 버퍼막(13)이 형성된 경우에는, 리세스 영역들(RC)에 노출된 버퍼막(13)을 식각하여 버퍼막 패턴들(13A)을 형성한다.
도 1c에 도시된 바와 같이, 리세스 영역들(RC) 내에 전하차단막(19)을 형성한다. 예를 들어, 리세스 영역들(RC)이 형성된 결과물의 전면을 따라 전하차단막(19)을 형성한다. 전하차단막(19)은 고유전상수(high k) 물질막 및 산화막 중 적어도 하나를 포함한다.
이어서, 전하차단막(19)이 형성된 리세스 영역들(RC) 내에 도전막들(20)을 형성한다. 이어서, 슬릿(SL) 내에 절연막(21)을 형성한다. 이때, 절연막(21)의 증착 조건을 조절하여, 슬릿(SL) 내에 에어 갭을 형성할 수 있다.
이로써, 채널막(17)을 따라 적층된 메모리 셀들(MC)이 형성된다. 여기서, 각 메모리 셀들(MC)은 채널막(17), 채널막(17)을 감싸는 도전막(20), 채널막(17)과 도전막(20) 사이에 개재된 제1 터널절연막(15), 제1 터널절연막(15)을 감싸는 데이터 저장막(14), 제1 터널절연막(15)과 채널막(17) 사이에 개재된 제2 터널절연막(16) 및 데이터 저장막(14)과 도전막들(20) 사이에 개재된 전하차단막(19)을 포함한다.
여기서, 도전막(20)은 콘트롤 게이트(CG)로 사용되고, 절연막(12)은 층간절연막(IIL)으로 사용될 수 있다. 전하차단막(19)은 각각의 도전막들(20)의 상부면 및 하부면을 감싸는 형태로 형성될 수 있다. 또한, 데이터 저장막(14)과 절연막들(12) 사이에는 버퍼막 패턴들(13A)이 개재될 수 있다.
전술한 바와 같은 실시예에 따르면, 상이한 방식을 이용하여 제1 및 제2 터널절연막들(15, 16)을 형성하며, 이들은 각 메모리 셀들(MC)의 터널절연막으로서 사용된다. 여기서, 터널절연막은 전하의 터널링을 위한 에너지 장벽막으로 사용된다. 따라서, 채널막(17)과 접하는 영역에는 소거 특성이 우수한 제2 터널절연막(16)을 형성하고, 데이터 저장막(14)과 접하는 영역에는 두께 균일도가 높은 제1 터널절연막(15)을 형성함으로써, 터널절연막의 두께 균일도를 증가시킴과 동시에 반도체 장치의 소거 특성을 향상시킬 수 있다.
한편, 제1 및 제2 물질막들(11, 12)의 종류에 따라 앞서 설명한 제조 공정은 일부 변경될 수 있다.
예를 들어, 제1 물질막들(11)은 제1 희생막으로 형성되고 제2 물질막들(12)은 제2 희생막으로 형성될 수 있다. 이러한 경우, 제1 및 제2 물질막들(11, 12)을 형성한 후, 도전막(20)을 형성하는 공정까지 동일하게 실시한다. 이어서, 슬릿(SL) 내에 노출된 전하차단막(19)을 식각한 후, 제2 물질막들(12)을 제거하여 리세스 영역들을 형성한다. 이어서, 리세스 영역들 내에 노출된 버퍼막 패턴들(13A) 및 데이터 저장막(14)을 식각한다. 이어서, 리세스 영역들 내에 절연막들을 형성한 후, 슬릿(SL) 내에 절연막(21)을 형성한다.
이와 같은 공정에 따르면, 적층된 메모리 셀들(MC)의 데이터 저장막(14)을 상호 분리시킴으로써, 반도체 장치의 데이터 리텐션 특성을 향상시킬 수 있다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 스트링 구조를 설명하기 위한 사시도이다. 단, 설명의 편의를 위해 절연막은 생략하고 도시하였다.
도 2a는 스트링들이 U형태로 배열된 경우를 나타낸다.
도 2a에 도시된 바와 같이, 반도체 장치는 기판(SUB) 상에 적층된 파이프 게이트(PG), 워드라인들(WL), 적어도 하나의 드레인 선택 라인들(DSL) 및 적어도 하나의 소스 선택 라인들(SSL)을 포함한다.
반도체 장치는 U형태의 채널막들(CH)을 더 포함한다. 여기서, 채널막들(CH)은 파이프 게이트(PG) 내에 형성된 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)과 연결된 소스 및 드레인 사이드 채널막들(S_CH, D_CH)을 포함한다.
여기서, 소스 사이드 채널막들(S_CH)은 워드라인들(WL) 및 소스 선택 라인들(SSL)을 관통하고, 드레인 사이드 채널막들(D_CH)은 워드라인들(WL) 및 드레인 선택 라인들(DSL)을 관통한다. 또한, 소스 사이드 채널막들(S_CH)은 소스 라인(SL)과 연결되고, 드레인 사이드 채널막들(D_CH)은 비트라인들(BL)과 연결된다.
또한, 반도체 장치는 채널막들(CH)과 워드라인들(WL) 사이에 개재된 제1 및 제2 터널절연막들(15, 16), 데이터 저장막(14) 및 전하차단막(19)을 더 포함한다.
이와 같은 구조에 따르면, 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터, 메모리 셀들, 적어도 하나의 소스 선택 트랜지스터가 하나의 스트링을 구성하며, 스트링들은 U형태로 배열된다.
도 2b는 스트링이 수직 형태로 배열된 경우를 나타낸다.
도 2b에 도시된 바와 같이, 반도체 장치는 소스 영역(S)이 형성된 기판(SUB) 상에 차례로 적층된 적어도 하나의 하부 선택 라인(LSL), 워드라인들(WL), 및 적어도 하나의 상부 선택 라인(USL)을 포함한다. 여기서, 워드라인들(WL)은 플레이트 형태를 갖고, 상부 및 하부 선택 라인들(USL,LSL) 중 적어도 하나는 라인 형태를 갖는다.
반도체 장치는 기판(SUB)으로부터 돌출되어 하부 선택 라인(LSL), 워드라인들(WL) 및 상부 선택 라인들(USL)을 관통하는 채널막들(CH)을 더 포함한다. 여기서, 채널막들(CH)의 상단은 비트라인들(BL)과 연결되고, 채널막들(CH)의 하단은 소스 영역(S)과 연결된다.
또한, 반도체 장치는 채널막들(CH)과 워드라인들(WL) 사이에 개재된 제1 및 제2 터널절연막들(15, 16), 데이터 저장막(14) 및 전하차단막(19)을 더 포함한다.
이와 같은 구조에 따르면, 직렬로 연결된 적어도 하나의 하부 선택 트랜지스터, 메모리 셀들, 적어도 하나의 상부 선택 트랜지스터가 하나의 스트링을 구성하며, 스트링들은 수직 형태로 배열된다.
도 2c는 스트링이 수직 형태로 배열된 경우를 나타낸다.
도 2c에 도시된 바와 같이, 반도체 장치는 차례로 적층된 소스막(S1~S3), 적어도 하나의 하부 선택 라인(LSL), 워드라인들(WL) 및 적어도 하나의 상부 선택 라인들(USL)을 포함한다.
여기서, 소스막(S1~S3)은 기판(SUB) 상에 형성된 제1 소스막, 제1 소스막(S1) 내에 형성된 제3 소스막(S3), 제3 소스막(S3)을 감싸면서 제1 소스막(S1)과 제3 소스막(S3) 사이에 개재된 제2 소스막(S2)을 포함한다. 또한, 제3 소스막(S3)은 제2 소스막(S2)을 관통하여 제1 소스막(S1)과 연결된다. 여기서, 제1 및 제2 소스막들(S1, S2)은 폴리실리콘막을 포함하고, 제3 소스막(S3)은 텅스텐(W) 등의 금속막을 포함한다.
반도체 장치는 제2 소스막(S2)의 상부면으로부터 돌출되어 하부 선택 라인(LSL), 워드라인들(WL) 및 상부 선택 라인들(USL)을 관통하는 채널막들(CH)을 더 포함한다. 여기서, 채널막들(CH)은 제2 소스막(S2)과 일체로 연결되어 형성될 수 있다. 또한, 채널막들(CH)의 상단은 비트라인들(BL)과 연결된다.
또한, 반도체 장치는 채널막들(CH)과 워드라인들(WL) 사이에 개재된 제1 및 제2 터널절연막들(15, 16), 데이터 저장막(14) 및 전하차단막(19)을 더 포함한다. 여기서, 제1 터널절연막(15), 제2 터널절연막(16) 및 데이터 저장막(14)은 채널막들(CH) 및 제2 소스막(S2)의 외측면(outer surfac)을 감싸는 형태로 형성된다.
이와 같은 구조에 따르면, 직렬로 연결된 적어도 하나의 하부 선택 트랜지스터, 메모리 셀들, 적어도 하나의 상부 선택 트랜지스터가 하나의 스트링을 구성하며, 스트링들은 수직 형태로 배열된다.
도 2d는 스트링이 수직 형태로 배열된 경우를 나타낸다.
도 2d에 도시된 바와 같이, 반도체 장치는 차례로 적층된 층간절연막(IIL), 적어도 하나의 하부 선택 라인(LSL), 워드라인들(WL) 및 적어도 하나의 상부 선택 라인(USL)을 포함하고, 층간절연막(IIL) 내에 형성된 제1 소스막(S1) 및 제1 소스막(S1) 내에 형성된 제2 소스막(S2)을 포함한다.
반도체 장치는 제1 소스막(S1)으로부터 돌출되어 하부 선택 라인(LSL), 워드라인들(WL) 및 상부 선택 라인들(USL)을 관통하는 채널막들(CH)을 더 포함한다. 여기서, 채널막들(CH)은 제1 소스막(S1)과 일체로 연결되어 형성될 수 있다. 또한, 채널막들(CH)의 상단은 비트라인들(BL)과 연결된다.
또한, 반도체 장치는 채널막들(CH)과 워드라인들(WL) 사이에 개재된 제1 및 제2 터널절연막들(15, 16), 데이터 저장막(14) 및 전하차단막(19)을 더 포함한다. 여기서, 제1 터널절연막(15), 제2 터널절연막(16) 및 데이터 저장막(14)은 채널막들(CH) 및 제1 소스막(S1)의 외측면(outer surfac)을 감싸는 형태로 형성된다.
본 도면에서는 제1 소스막(S1)이 제2 소스막(S2)의 하부면을 완전히 감싸는 구조를 도시하였으나, 제2 소스막(S2)의 하부면이 일부 돌출되어 제1 소스막(S1)을 관통하는 것도 가능하다.
이와 같은 구조에 따르면, 직렬로 연결된 적어도 하나의 하부 선택 트랜지스터, 메모리 셀들, 적어도 하나의 상부 선택 트랜지스터가 하나의 스트링을 구성하며, 스트링들은 수직 형태로 배열된다.
참고로, 도 2a 내지 도 2d를 참조하여 설명한 반도체 장치들은 앞서 설명한 제조 방법을 응용하여 제조할 수 있으며, 구체적인 제조 방법에 대한 설명은 생략하도록 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치에 포함된 터널절연막의 두께 균일도를 나타내는 그래프이다. 여기서, X축은 홀의 개구부로부터 깊이를 나타내고, Y축은 터널절연막의 두께를 나타낸다.
본 그래프는 LP-CVD 방식으로 단일 터널절연막을 형성한 경우(①)와 열산화 증착 방식 및 LP-CVD 방식으로 이중 터널절연막을 형성한 경우(②)의 두께 균일도를 비교하여 도시하고 있다.
그래프를 살펴보면, 단일 터널절연막을 형성한 경우(①), 홀의 개구부와 심부의 터널절연막 두께 차이가 크다. 이를 통해, 단일 터널절연막은 두께 균일도가 낮음을 알 수 있다. 반면에, 이중 터널절연막을 형성한 경우(②), 홀의 개구부와 심부의 터널절연막 두께 차이가 작다. 이를 통해, 이중 터널절연막은 두께 균일도가 높음을 알 수 있다.
즉, 본 발명의 일 실시예에 따르면, 상이한 방식으로 이중 터널절연막을 형성함으로써, 터널절연막의 두께 균일도를 향상시킬 수 있음을 확인하였다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 소거 특성을 나타내는 그래프이다. 여기서, X축은 소거 전압을 나타내고, Y축은 메모리 셀의 문턱 전압(Vt)을 나타낸다.
본 그래프는 LP-CVD 방식으로 단일 터널절연막을 형성한 경우(①)와 열산화 증착 방식 및 LP-CVD 방식으로 이중 터널절연막을 형성한 경우(②)의 두께 균일도를 비교하여 도시하고 있다.
그래프에서, "P"는 프로그램된 상태를 나타내고, "E1~E4"는 소거 상태를 나타낸다. 또한, "E1~E4"는 소거 전압의 레벨의 차이에 따른 메모리 셀의 문턱 전압의 변화를 나타내기 위한 것으로 숫자가 증가할수록 소거 전압의 레벨이 증가된다.
그래프를 살펴보면, 소거 전압을 레벨을 증가시킬수록 소거 동작시 메모리 셀의 문턱 전압 변동 값이 증가된다. 또한, 동일한 소거 전압을 사용한 경우, 단일 터널절연막을 형성한 경우(①)에 비해 이중 터널절연막을 형성한 경우(②)가 문턱 전압(Vt)의 변동 값이 크다. 이를 통해, 이중 터널절연막을 형성함으로써 메모리 셀의 문턱 전압 변동 폭을 증가시킬 수 있음을 알 수 있다.
즉, 본 발명의 일 실시예에 따르면, 상이한 방식을 이용하여 이중 터널절연막을 형성함으로써, 반도체 장치의 소거 특성을 향상시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 설명된 구조를 갖는다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같은 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 5를 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 제1 물질막 12: 제2 물질막
13: 버퍼막 14: 데이터 저장막
15: 제1 터널절연막 16: 제2 터널절연막
17: 채널막 18: 절연막
19: 전하차단막 20: 도전막
21: 절연막

Claims (15)

  1. 교대로 적층된 도전막들 및 층간절연막들;
    상기 도전막들 및 층간절연막들을 관통하는 채널막;
    상기 채널막과 상기 도전막들 사이에 개재되며, 열산화 방식으로 형성된 제1 터널절연막;
    상기 제1 터널절연막을 감싸는 데이터 저장막; 및
    상기 제1 터널절연막과 상기 채널막 사이에 개재되며, 증착 방식으로 형성된 제2 터널절연막
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 증착 방식은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방식인
    반도체 장치.
  3. 제1항에 있어서,
    상기 제1 터널절연막은 상기 데이터 저장막을 일부 두께 산화시켜 형성된
    반도체 장치.
  4. 교대로 적층된 도전막들 및 층간절연막들;
    상기 도전막들 및 층간절연막들을 관통하는 채널막;
    상기 채널막과 상기 도전막들 사이에 개재되며, 제1 증착 방식으로 형성된 제1 터널절연막;
    상기 제1 터널절연막을 감싸는 데이터 저장막; 및
    상기 제1 터널절연막과 상기 채널막 사이에 개재되며, 제2 증착 방식으로 형성된 제2 터널절연막
    을 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 증착 방식은 ALD(Atomic Layer Deposition) 방식이고, 상기 제2 증착 방식은 LP-CVD (Low Pressure-Chemical Vapor Deposition) 방식인
    반도체 장치.
  6. 제1항 또는 제4항에 있어서,
    상기 데이터 저장막과 상기 층간절연막들 사이에 개재된 버퍼막 패턴들
    을 더 포함하는 반도체 장치.
  7. 제1항 또는 제4항에 있어서,
    상기 데이터 저장막과 상기 도전막들 사이에 개재된 전하차단막
    을 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 전하차단막은 상기 도전막들의 상부면 및 하부면을 감싸는
    반도체 장치.
  9. 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 제1 및 제2 물질막들을 관통하는 홀을 형성하는 단계;
    상기 홀 내에 데이터 저장막을 형성하는 단계;
    상기 데이터 저장막 상에, 제1 방식으로 제1 터널절연막을 형성하는 단계;
    상기 제1 터널절연막 상에, 제2 방식으로 제2 터널절연막을 형성하는 단계; 및
    상기 제2 터널절연막 상에 채널막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 방식은 열산화 방식이고, 상기 제2 방식은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방식인
    반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 터널절연막은 상기 데이터 저장막을 일부 두께 산화시켜 형성된
    반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 제1 방식은 ALD(Atomic Layer Deposition) 방식이고, 상기 제2 방식은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방식인
    반도체 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 데이터 저장막을 형성하기 전에, 상기 홀 내에 버퍼막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 및 제2 물질막들을 관통하는 슬릿을 형성하는 단계;
    상기 슬릿 내에 노출된 상기 제1 물질막들을 제거하여 리세스 영역들을 형성하는 단계;
    상기 리세스 영역들 내에 노출된 상기 버퍼막을 식각하여 버퍼막 패턴들을 형성하는 단계; 및
    상기 리세스 영역들 내에 도전막들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 도전막들을 형성하기 전에, 상기 리세스 영역들 내에 전하차단막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170136364A (ko) * 2016-06-01 2017-12-11 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
CN109300900A (zh) * 2018-10-16 2019-02-01 长江存储科技有限责任公司 三维存储器以及形成三维存储器的方法
CN109300900B (zh) * 2018-10-16 2020-07-07 长江存储科技有限责任公司 三维存储器以及形成三维存储器的方法

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