KR20130089076A - 반도체 장치 및 그 제조 방법 - Google Patents

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이기홍
피승호
손현수
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에스케이하이닉스 주식회사
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Abstract

반도체 장치는 파이프 채널막; 상기 파이프 채널막과 연결된 한 쌍의 수직채널막들; 및 상기 파이프 채널막을 둘러싸도록 형성되고, 상기 파이프 채널막과 접한 제1 영역은 제1 타입의 불순물을 포함하고, 그 외의 제2 영역은 상기 제1 타입과 상이한 제2 타입의 불순물을 포함하는 제1 도전막을 포함하는 파이프 게이트를 포함한다. 이와 같이, 하이브리드 타입의 파이프 게이트를 구비함으로써, 소거 동작시 파이프 트랜지스터의 게이트 절연막이 전하가 트랩되어 문턱 전압이 상승되는 것을 방지할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 파이프 게이트를 포함하는 3차원 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 3차원 비휘발성 메모리 소자의 구조를 나타내는 사시도이다. 단, 설명의 편의를 위해 층간절연막들은 생략하여 도시하였다.
도 1에 도시된 바와 같이, 종래기술에 따른 3차원 비휘발성 메모리 소자는 파이프 게이트(PG) 내에 매립된 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)과 연결된 한 쌍의 수직채널막들(M_CH)로 구성된 채널막(CH)을 구비한다. 또한, 메모리 소자는 수직채널막들(M_CH)을 감싸면서 적층된 워드라인들(WL)을 포함하고, 워드라인들(WL) 상부에 적층된 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)을 포함한다. 제2 방향(Ⅱ-Ⅱ')으로 이웃한 스트링들(ST0, ST1)은 하나의 소스 라인(SL)에 공통으로 연결되고, 제2방향(Ⅱ-Ⅱ')으로 확장된 스트링 열에 포함된 스트링들(ST0, ST1)은 하나의 비트라인(BL)에 공통으로 연결된다.
여기서, 채널막(CH)은 메모리막(미도시됨)에 의해 둘러싸여진다. 메모리막은 터널절연막, 전하트랩막 및 전하차단막을 포함한다. 또한, 파이프 게이트(PG)는 N타입의 불순물이 포함된 폴리실리콘막으로 형성된다.
그런데, N타입의 폴리실리콘막은 일 함수가 작은 물질이기 때문에, 소거 동작시 파이트 트랜지스터의 게이트 절연막에 전하가 트랩되는 문제점이 유발된다. 특히, 게이트 절연막 중 전하트랩막에 전하가 트랩되어 파이프 트랜지스터의 문턱 전압이 상승되고, 그에 따라, 셀 전류가 감소되어 메모리 소자의 특성을 저하시킨다.
본 발명의 일 실시예는 제1 타입의 불순물이 포함된 제1 영역 및 제2 타입의 불순물이 포함된 제2 영역을 포함하는 파이프 게이트를 구비한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 파이프 채널막; 상기 파이프 채널막과 연결된 한 쌍의 수직채널막들; 및 상기 파이프 채널막을 둘러싸도록 형성되고, 상기 파이프 채널막과 접한 제1 영역은 제1 타입의 불순물을 포함하고, 그 외의 제2 영역은 상기 제1 타입과 상이한 제2 타입의 불순물을 포함하는 파이프 게이트를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 희생막이 매립된 트렌치를 포함하고, 상기 트렌치와 접한 제1 영역은 제1 타입의 불순물을 포함하고, 그 외의 제2 영역은 상기 제1 타입과 상이한 제2 타입의 불순물을 포함하는 파이프 게이트를 형성하는 단계; 상기 파이프 게이트 상에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 트렌치를 노출시키는 한 쌍의 채널 홀들을 형성하는 단계; 상기 채널 홀들 저면에 노출된 상기 희생막을 제거하는 단계; 상기 트렌치 및 상기 한 쌍의 채널홀들의 내면을 따라 메모리막을 형성하는 단계; 및 상기 메모리막 상에 채널막을 형성하는 단계를 포함한다.
반도체 장치는 제1 타입의 불순물이 포함된 제1 영역 및 제2 타입의 불순물이 포함된 제2 영역을 포함하는 파이프 게이트를 구비한다. 이와 같이, 하이브리드 타입의 파이프 게이트를 구비함으로써, 소거 동작시 파이프 트랜지스터의 게이트 절연막에 전하가 트랩되어 문턱 전압이 상승되는 것을 방지할 수 있다.
도 1은 종래기술에 따른 3차원 비휘발성 메모리 소자의 구조를 나타내는 사시도이다.
도 2a 내지 도 6b는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 8a 및 도 8b는 본 발명의 제2 실시예에 따른 반도체 장치의 단면을 나타내는 단면도이다.
도 9는 본 발명의 제3 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 10은 본 발명의 제4 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 일 실시예에 따른 반도체 장치는 파이프 채널막을 둘러싸도록 형성된 파이프 게이트를 포함한다. 여기서, 파이프 게이트는 파이프 채널막과 접하고 제1 타입의 불순물을 포함한 제1 영역 및 제1 타입과 상이한 제2 타입의 불순물을 포함하는 제2 영역을 포함한다. 이와 같이, 영역에 따라 상이한 일 함수를 갖는 하이브리드 구조의 파이프 게이트(PG)를 형성함으로써, 소거 동작시 파이프 트랜지스터의 게이트 절연막에 전하가 트랩되어 문턱 전압이 상승되는 것을 방지할 수 있다.
도 2a 내지 도 6b는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다. 각 번호의 a도는 셀 영역을 나타내고, 각 번호의 b도는 주변회로 영역을 나타낸다.
도 2a 및 도 2b에 도시된 바와 같이, 셀 영역 및 주변 회로 영역을 포함하는 기판(20) 상에 절연막(21)을 형성한다. 여기서, 셀 영역에 형성된 절연막(21)은 기판(20)과 파이프 게이트(PG)을 전기적으로 분리시키는 층간절연막으로서 역할을 하고, 주변회로 영역에 형성된 절연막(21)은 기판(20)과 게이트 전극(G)을 분리시키는 게이트 절연막으로서 역할을 한다.
이어서, 절연막(21) 상에 제1 도전막(22)을 형성한다. 여기서, 셀 영역에 형성된 제1 도전막(22)은 파이프 게이트(PG)를 형성하기 위한 것이고, 주변회로 영역에 형성된 제1 도전막(22)은 게이트 전극(G)을 형성하기 위한 것이다. 제1 도전막(22)은 제2 타입의 불순물을 포함하도록 형성되며, 예를 들어, 인(P), 아세닉(As) 등의 N타입 불순물을 포함하는 폴리실리콘막으로 형성된다.
이어서, 제1 도전막(22) 상에 파이프 채널막이 형성될 트렌치 영역을 정의하기 위한 마스크 패턴(23)을 형성한다. 여기서, 마스크 패턴(23)은 셀 영역의 트렌치가 형성될 영역은 노출시키고, 주변회로 영역을 포함한 그 외의 영역은 덮도록 형성된다. 예를 들어, 마스크 패턴(23)은 산화막, 질화막, 비정질 탄소막, 포토레지스트 등으로 형성된다.
이어서, 마스크 패턴(23)을 식각베리어로 제1 도전막(22)을 식각하여 트렌치들을 형성한다. 이어서, 마스크 패턴(23)이 잔류된 상태에서 트렌치들의 내면에 제1 타입의 불순물을 도핑하고, 불순물 도핑이 완료되면, 마스크 패턴(23)을 제거한다.
여기서, 제1 타입은 앞서 설명한 제2 타입과 상이한 타입으로, 제2 타입이 N타입인 경우 제1 타입은 P타입일 수 있다. 예를 들어, 이온 주입 공정 또는 플라즈마 도핑 공정을 이용하여, 붕소(B) 등의 P타입 불순물을 도핑한다. 특히, 이온 주입 공정을 이용하는 경우, 회전 주입 방식 또는 틸트 주입 방식으로 트렌치들의 내벽 및 저면에 제1 타입의 불순물을 도핑할 수 있다.
이때, 마스크 패턴(23)이 베리어로서 역할을 하므로, 트렌치의 내면에만 제1 타입의 불순물이 도핑되고, 제1 도전막(22)의 상부면에는 제1 타입의 불순물이 도핑되지 않는다. 특히, 주변회로 영역의 제1 도전막(22)에는 제1 타입의 불순물이 도핑되지 않는다.
또한, 제1 타입의 불순물 도핑시, 제1 도전막(22)에 포함된 제2 타입의 불순물을 상쇄시키는 농도 이상의 농도로 제1 타입의 불순물을 도핑한다. 이를 통해, 트렌치와 접하며 제1 타입의 불순물이 포함된 제1 영역(22A) 및 그 외에 제2 타입의 불순물이 포함된 제2 영역(22B)이 정의된다.
참고적으로, 마스크 패턴(23)을 형성하기에 앞서 제1 도전막(22) 상에 유전체막(미도시됨)을 더 형성하는 것도 가능하다. 이러한 경우, 마스크 패턴(23)을 식각 베리어로 유전체막 및 기판을 식각하여 트렌치를 형성하고, 마스크 패턴(23)을 제거한 후에 유전체막을 베리어로 제1 타입의 불순물을 도핑할 수 있다. 이때, 제1 타입의 불순물을 도핑한 후에 유전체막을 제거한다.
도 3a 및 도 3b에 도시된 바와 같이, 트렌치들이 매립되도록 결과물의 전체 구조 상에 희생막(24)을 형성한 후, 제1 도전막(22)의 표면이 노출될 때까지 평탄화 공정을 수행한다.
이로써, 셀 영역에는, 희생막(24)이 매립된 트렌치를 포함하고 트렌치와 접하는 제1 영역(22A)은 제1 타입의 불순물을 포함하고, 그 외의 제2 영역(22B)은 제2 타입의 불순물을 포함하는 제1 도전막(22)이 형성된다. 또한, 주변회로 영역에는, 제2 타입의 불순물을 포함하는 제1 도전막(22)이 형성된다.
도 4a 및 도 4b에 도시된 바와 같이, 희생막(24)이 매립된 제1 도전막(22) 상에 제2 도전막(25)을 형성한다. 여기서, 제2 도전막(25)은 제1 타입의 불순물을 포함하도록 형성될 수 있으며, 예를 들어, P타입의 폴리실리콘막으로 형성될 수 있다.
이어서, 제2 도전막(25) 및 제1 도전막(22)을 식각하여, 셀 영역에 위치된 파이프 게이트(PG) 및 주변회로 영역에 위치된 게이트 전극(G)을 형성한다. 여기서, 파이프 게이트(PG)는 적어도 하나의 트렌치를 포함하도록 형성되며, 각 파이프 게이트(PG)는 트렌치의 저면 및 측면과 접하며 제1 타입의 불순물이 포함된 제1 영역(22A)과 제2 타입의 불순물이 포함된 제2 영역(22B)을 포함하는 제1 도전막(22) 및 제1 타입의 불순물이 포함된 제2 도전막(25)이 적층된 구조를 갖는다. 또한, 게이트 전극(G)은 제2 타입의 불순물이 포함된 제1 도전막(22) 및 제1 타입의 불순물이 포함된 제2 도전막(25)이 적층된 구조를 갖는다.
참고적으로, 제2 도전막(25) 형성 단계를 생략하는 것도 가능하다. 이러한 경우, 파이프 게이트(PG)는 트렌치의 저면 및 측면과 접하며 제1 타입의 불순물이 포함된 제1 영역(22A)과 제2 타입의 불순물이 포함된 제2 영역(22B)을 포함하는 제1 도전막(22)으로 형성되고, 게이트 전극(G)은 제2 타입의 불순물이 포함된 제1 도전막(22)으로 형성된다.
이어서, 파이프 게이트(PG) 및 게이트 전극(G)을 형성하는 과정에서 식각된 영역에 절연막(26)을 형성한다. 절연막(26)은 산화막 등으로 형성될 수 있다.
도 5a 및 도 5b에 도시된 바와 같이, 파이프 게이트(PG) 및 게이트 전극(G)이 형성된 결과물 상에 제1 물질막들(27) 및 제2 물질막들(28)을 교대로 형성한다. 이때, 주변회로 영역은 포토레지스트 막 등의 마스크 패턴(미도시됨)으로 덮은 상태에서 셀 영역의 파이프 게이트(PG) 상에 한해 제1 물질막들(27) 및 제2 물질막들(28)을 형성할 수 있다. 또는, 주변회로 영역에도 제1 물질막들(27) 및 제2 물질막들(28)을 형성하는 것 또한 가능하다.
여기서, 제1 물질막(27)은 워드라인, 선택 라인 등을 형성하기 위한 것이고, 제2 물질막(28)은 적층된 워드라인, 선택 라인 등을 전기적으로 분리시키기 위한 것이다. 제1 물질막(27)과 제2 물질막(28)은 식각 선택비가 큰 물질로 형성된다. 예를 들어, 제1 물질막(27)은 도전막 또는 희생막으로 형성되고, 제2 물질막(35)은 층간절연막 또는 희생막으로 형성될 수 있다.
일 예로, 제1 물질막(27)은 폴리실리콘막 등의 도전막으로 형성되고, 제2 물질막(28)은 산화막 등의 절연막으로 형성될 수 있다. 다른 예로, 제1 물질막(27)은 도프드 폴리실리콘막, 도프드 비정질 실리콘막 등의 도전막으로 형성되고, 제2 물질막(28)은 언도프드 폴리실리콘막, 언도프드 비정질 실리콘막 등의 희생막으로 형성될 수 있다. 또 다른 예로, 제1 물질막(27)은 질화막 등의 희생막으로 형성되고, 제2 물질막(28)은 산화막 등의 절연막으로 형성될 수 있다.
도 6a 및 도 6b에 도시된 바와 같이, 제1 물질막들(27) 및 제2 물질막들(28)을 식각하여 채널 홀들을 형성한다. 이때, 각 트렌치마다 한 쌍의 채널 홀들이 연결되도록 채널 홀들을 형성한다.
이어서, 채널 홀들 저면에 노출된 희생막(24)을 제거한다. 이로써, 트렌치 및 트렌치와 연결된 한 쌍의 채널 홀들을 포함하는 U형 트렌치들이 형성된다.
도 7a 및 도 7b에 도시된 바와 같이, U형 트렌치들의 내면을 따라 메모리막(29)을 형성한다. 메모리막(29)은 전하차단막, 전하트랩막 및 터널절연막으로 형성될 수 있다. 여기서, 트렌치 내에 형성된 형성된 메모리막(29)은 게이트 절연막으로 사용된다.
이어서, 메모리막(29) 상에 채널막(30)을 형성한다. 여기서, 트렌치 내에 형성된 채널막(30)은 파이프 채널막으로 사용되고, 채널 홀들 내에 형성된 채널막(30)은 수직채널막으로 사용된다. 예를 들어, 채널막(30)은 폴리실리콘막 등의 반도체막으로 형성될 수 있다.
이때, U형 트렌치의 중심 영역까지 완전히 매립되도록 채널막(30)을 형성하거나, 중심 영역이 오픈되도록 채널막(30)을 형성할 수 있다. 중심 영역을 오픈시킨 경우에는 오픈된 중심 영역에 절연막(31)을 매립한다. 절연막(31)은 PSZ(Polysilazane), SOD(Spin On dielectric) 등의 유동성 절연막으로 형성될 수 있다.
이어서, 제1 물질막들(27) 및 제2 물질막들(28)을 식각하여 채널 홀들 사이에 위치된 슬릿들을 형성한다. 여기서, 슬릿들은 채널 홀들 사이에 모두 형성되거나, 일부에 한해 형성될 수 있다. 예를 들어, 채널 홀들 사이에 모두 슬릿들을 형성할 경우, 이웃한 스트링들은 소스 사이드 워드라인들 및 드레인 사이드 워드라인들이 각각 분리된 구조를 갖게 된다. 또한, 하나의 스트링을 구성하는 한 쌍의 수직채널막들 사이에 한해 슬릿들을 형성하는 경우, 이웃한 스트링들은 소스 사이드 워드라인들 및 드레인 사이드 워드라인들이 연결된 구조를 갖게 된다.
이어서, 슬릿들 내에 절연막(32)을 매립한다. 이때, 제1 물질막들(27) 및 제2 물질막들(28)의 물질에 따라, 슬릿들 내에 절연막(32)을 매립하기에 앞서 추가 공정이 진행될 수 있다.
일 예로, 제1 물질막(27)은 도전막으로 형성되고 제2 물질막(28)은 절연막으로 형성된 경우, 슬릿에 의해 노출된 제1 물질막들(27)을 실리사이드화 한 후에 슬릿들 내에 절연막(32)을 매립한다. 이로써, 메모리 셀 제조 공정이 완료된다.
다른 예로, 제1 물질막(27)은 도전막으로 형성되고 제2 물질막(28)은 희생막으로 형성된 경우, 슬릿들 내에 노출된 제2 물질막들(28)을 제거한다. 이어서, 제2 물질막들(28)이 제거된 영역들 및 슬릿들 내에 절연막(32)을 매립한다. 이로써, 메모리 셀 제조 공정이 완료된다.
또 다른 예로, 제1 물질막(27)은 희생막으로 형성되고 제2 물질막(28)은 절연막으로 형성된 경우, 슬릿들 내에 노출된 제1 물질막들(27)을 제거한다. 이어서, 제1 물질막들(27)이 제거된 영역들 내에 알루미늄 산화막(Al2O3) 등의 전하차단막을 추가로 형성한 후, 텅스텐(W) 등의 도전막을 매립하여 워드라인, 선택 라인등을 형성한다. 이때, 전하차단막을 추가로 형성하기에 앞서, 제1 물질막들(27)을 제거하는 과정에서 손상된 채널 홀들 내의 전하차단막을 제거할 수 있다. 이어서, 슬릿들 내에 절연막(32)을 매립한다. 이로써, 메모리 셀 제조 공정이 완료된다.
이어서, 각 층의 제1 물질막(27)마다 콘택 패드를 형성하도록 제1 물질막들(27) 및 제2 물질막들(28)을 계단형으로 패터닝한다. 이어서, 결과물의 전체 구조 상에 층간절연막(33)을 형성한다. 여기서, 층간절연막(33)은 셀 영역 및 주변회로 영역에 형성된다.
이어서, 층간절연막(33)을 식각하여 파이프 게이트(PG)를 노출시키는 제1 콘택홀 및 게이트 전극들(G)을 노출시키는 제2 콘택홀들을 형성한다. 이때, 본 도면에는 도시되지 않았으나, 제1 물질막들(27) 및 제2 물질막들(28)이 계단형으로 패터닝된 패드 영역에 각 층의 제1 물질막들(27)의 콘택 패드에 각각 연결된 제3 콘택홀들을 함께 형성할 수 있다. 또한, 주변회로 영역에 형성된 트랜지스터의 종류에 따라, 일부 트랜지스터에 한해 제2 콘택홀을 형성할 수 있다.
이어서, 제1 콘택홀 및 제2 콘택홀들 내에 도전막을 매립하여 파이프 게이트(PG)의 제2 도전막(25)과 연결된 제1 콘택플러그(34) 및 게이트 전극들(G)의 제2 도전막(25)과 연결된 제2 콘택플러그(35)를 형성한다. 예를 들어, 제1 콘택홀 및 제2 콘택홀들 내에 티타늄(Ti), 질화티타늄(TiN) 등을 포함하는 베리어막을 형성한 후, 텅스텐(W) 등의 도전막을 채워 제1 및 제2 콘택플러그들(34,35)을 형성한다. 이때, 제3 콘택홀들 내에 제3 콘택플러그들(미도시됨)을 함께 형성할 수 있다.
전술한 바와 같은 제1 실시예에 따르면, 영역에 따라 상이한 일 함수를 갖는 하이브리드 구조의 파이프 게이트(PG)를 형성할 수 있다. 예를 들어, 파이프 채널막의 저면 및 측면을 둘러싼 제1 영역(22A)은 상대적으로 일 함수가 큰 P타입의 폴리실리콘막으로 형성되고, 그 외의 제2 영역(22B)은 상대적으로 일 함수가 작은 N타입의 폴리실리콘막으로 형성된 제1 도전막(22) 및 파이프 채널막의 상부면과 접하며 상대적으로 일 함수가 큰 P타입의 폴리실리콘막으로 형성된 제2 도전막을 포함하는 파이프 게이트(PG)를 형성할 수 있다. 따라서, 소거 동작시 게이트 절연막에 전하가 트랩되는 것을 방지할 수 있고, 파이프 채널에 흐르는 셀 전류를 개선하여 메모리 소자의 특성을 향상시킬 수 있다.
도 8a 및 도 8b는 본 발명의 제2 실시예에 따른 반도체 장치의 단면을 나타내는 단면도이다. 도 8a는 셀 영역을 나타내는 단면도이고, 도 8b는 주변회로 영역을 나타내는 단면도이다.
제2 실시예에 따른 반도체 장치는 파이프 게이트(PG)의 제1 도전막(22)의 제2 영역(22B)에 연결된 제1 콘택플러그(34A) 및 게이트 전극(G)의 제1 도전막(22)에 연결된 제2 콘택플러그(35A)을 포함한다.
예를 들어, 층간절연막(33) 및 제2 도전막(25)을 식각하여, 셀 영역의 제1 도전막(22)의 제2 영역(22B)을 노출시키는 제1 콘택홀 및 주변회로 영역의 제1 도전막(22)을 노출시키는 제2 콘택홀들을 형성한다. 이어서, 제1 및 제2 콘택홀들의 내벽에 절연성 스페이서를 형성한 후 도전막을 매립하여 제1 콘택플러그(34A) 및 제2 콘택플러그들(35A)을 형성할 수 있다. 이때, 제1 콘택플러그(34A) 및 제2 콘택플러그들(35A)을 형성하기에 앞서, 제1 및 제2 콘택홀들의 저면에 노출된 제1 도전막(22B,22)에 제2 타입의 불순물을 추가로 도핑하여 콘택 저항을 개선할 수 있다.
그 외의 구조는 앞서 제1 실시예에서 설명한 소자와 동일한 구조를 가지므로, 중복된 설명은 생략하도록 한다.
도 9는 본 발명의 제3 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 9에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 제1 및 제2 실시예에서 설명된 하이브리드 구조의 파이프 게이트를 구비한 셀 어레이를 갖도록 구성된다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 본 발명의 제4 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 10에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 9를 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
20: 기판 21: 절연막
22: 제1 도전막 23: 마스크 패턴
24: 희생막 25: 제2 도전막
26: 절연막 27: 제1 물질막
28: 제2 물질막 29: 메모리막
30: 채널막 31: 절연막
32: 절연막 33: 층간절연막
34, 34A: 제1 콘택플러그 35, 35A: 제2 콘택플러그

Claims (19)

  1. 파이프 채널막;
    상기 파이프 채널막과 연결된 한 쌍의 수직채널막들; 및
    상기 파이프 채널막을 둘러싸도록 형성되고, 상기 파이프 채널막과 접한 제1 영역은 제1 타입의 불순물을 포함하고, 그 외의 제2 영역은 상기 제1 타입과 상이한 제2 타입의 불순물을 포함하는 파이프 게이트
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 파이프 게이트는,
    상기 파이프 채널막의 하부면 및 측면과 접한 상기 제1 영역은 상기 제1 타입의 불순물을 포함하고, 그 외의 상기 제2 영역은 상기 제2 타입의 불순물을 포함하는 제1 도전막; 및
    상기 파이프 채널막의 상부면과 접하도록 상기 제1 도전막 상에 형성되며, 상기 제1 타입의 불순물을 포함하는 제2 도전막을 포함하는
    반도체 장치.
  3. 제2항에 있어서,
    상기 제1 도전막은 폴리실리콘막으로 형성되고, 상기 제1 영역은 P타입의 불순물을 포함하고, 상기 제2 영역은 N타입의 불순물을 포함하며, 상기 제2 도전막은 P타입의 불순물이 포함된 폴리실리콘막으로 형성된
    반도체 장치.
  4. 제2항에 있어서,
    상기 제2 도전막에 연결된 제1 콘택플러그
    를 더 포함하는 반도체 장치.
  5. 제2항에 있어서,
    상기 제1 도전막의 상기 제2 영역에 연결된 제1 콘택플러그
    를 더 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 기판 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되고, 상기 제2 타입의 불순물이 포함된 제1 도전막 및 상기 제1 타입의 불순물이 포함된 제2 도전막이 적층된 게이트 전극
    을 더 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 게이트 전극의 상기 제2 도전막에 연결된 제2 콘택플러그
    를 더 포함하는 반도체 장치.
  8. 제6항에 있어서,
    상기 게이트 전극의 상기 제1 도전막에 연결된 제2 콘택플러그
    를 더 포함하는 반도체 장치.
  9. 제6항에 있어서,
    상기 제1 도전막은 N타입의 폴리실리콘막으로 형성되고, 상기 제2 도전막은 P타입의 폴리실리콘막으로 형성된
    반도체 장치.
  10. 희생막이 매립된 트렌치를 포함하고, 상기 트렌치와 접한 제1 영역은 제1 타입의 불순물을 포함하고, 그 외의 제2 영역은 상기 제1 타입과 상이한 제2 타입의 불순물을 포함하는 파이프 게이트를 형성하는 단계;
    상기 파이프 게이트 상에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 트렌치와 연결된 한 쌍의 채널 홀들을 형성하는 단계;
    상기 채널 홀들 저면에 노출된 상기 희생막을 제거하는 단계;
    상기 트렌치 및 상기 한 쌍의 채널홀들의 내면을 따라 메모리막을 형성하는 단계; 및
    상기 메모리막 상에 채널막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  11. 제10항에 있어서,
    상기 파이프 게이트를 형성하는 단계는,
    상기 제2 타입의 불순물이 포함된 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 베리어로 상기 제1 도전막을 식각하여 트렌치를 형성하는 단계;
    상기 마스크 패턴을 베리어로 상기 트렌치의 내면에 상기 제1 타입의 불순물을 도핑하는 단계; 및
    상기 제1 타입의 불순물들이 도핑된 상기 트렌치 내에 상기 희생막을 매립하는 단계를 포함하는
    반도체 장치 제조 방법.
  12. 제10항에 있어서,
    상기 파이프 게이트를 형성하는 단계는,
    상기 제2 타입의 불순물이 포함된 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 유전체막을 형성하는 단계;
    상기 유전체막 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 베리어로 상기 유전체막 및 상기 제1 도전막을 식각하여 트렌치를 형성하는 단계;
    상기 마스크 패턴을 제거하는 단계;
    상기 유전체막을 베리어로 상기 트렌치의 내면에 상기 제1 타입의 불순물을 도핑하는 단계; 및
    상기 제1 타입의 불순물들이 도핑된 상기 트렌치 내에 상기 희생막을 매립하는 단계를 포함하는
    반도체 장치 제조 방법.
  13. 제11항에 있어서,
    상기 제2 타입의 불순물이 포함된 제1 도전막은 N타입의 폴리실리콘막으로 형성되고, 상기 제1 타입의 불순물은 P타입의 불순물인
    반도체 장치 제조 방법.
  14. 제11항에 있어서,
    상기 파이프 게이트를 형성하는 단계는,
    상기 희생막이 매립된 상기 제1 도전막 상에 상기 제1 타입의 불순물이 포함된 제2 도전막을 형성하는 단계를 더 포함하는
    반도체 장치 제조 방법.
  15. 제14항에 있어서,
    상기 제1 타입의 불순물이 포함된 제2 도전막은 P타입의 불순물이 포함된 폴리실리콘막으로 형성되는
    반도체 장치 제조 방법.
  16. 제15항에 있어서,
    상기 파이프 게이트를 형성하는 단계는,
    상기 제2 도전막 및 제1 도전막을 식각하여, 셀 영역에 위치되며, 상기 희생막이 매립된 트렌치가 포함된 제1 도전막 및 상기 제2 도전막을 포함하는 파이프 게이트를 형성하는 단계를 더 포함하는
    반도체 장치 제조 방법.
  17. 제16항에 있어서,
    상기 파이프 게이트 형성시, 주변회로 영역에 위치되며, 상기 제2 타입의 불순물이 포함된 제1 도전막 및 상기 제1 타입의 불순물이 포함된 제2 도전막을 포함하는 게이트 전극을 함께 형성하는
    반도체 장치 제조 방법.
  18. 제17항에 있어서,
    상기 파이프 게이트의 상기 제2 도전막에 연결된 제1 콘택플러그 및 상기 게이트 전극의 상기 제2 도전막에 연결된 제2 콘택플러그를 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  19. 제17항에 있어서,
    상기 파이프 게이트의 상기 제1 도전막의 상기 제2 영역에 연결된 제1 콘택플러그 및 상기 게이트 전극의 상기 제1 도전막에 연결된 제2 콘택플러그를 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
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