KR20100093350A - 반도체 소자 및 그 형성방법 - Google Patents

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Abstract

반도체 소자 및 그 형성방법이 제공된다. 이 반도체 소자는 기판 상에 교대로 적층된 절연 패턴들 및 게이트 패턴들, 기판 상에 게이트 패턴들의 측벽을 따라 위로 연장되는 활성 패턴, 게이트 패턴과 활성 패턴 사이에 개재되는 데이터 저장 패턴, 및 인접한 한 쌍의 게이트 패턴 사이의 활성 패턴 내의 소오스/드레인 영역을 포함한다.
비휘발성 메모리, 확산, 소오스/드레인

Description

반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THEREOF}
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 보다 상세하게는 비휘발성 반도체 소자 및 그 형성방법에 관한 것이다.
전자 기기의 초소형화/다기능화 경향에 따라, 이에 내장되는 반도체 소자 역시 보다 고집적화될 것이 요구된다. 그러나, 반도체 소자의 고집적화를 위해서는 보다 미세화된 소자의 구성요소를 형성함은 물론, 각 구성요소들의 특성이 유지되어야 한다. 보다 미세화된 구성요소들을 형성하는 데에는 고가의 장비가 요구된다. 그러나, 고가의 장비로도 구성요소들의 미세화에는 한계가 있다.
이에 대한 대안으로 반도체 소자를 구성하는 셀들을 3차원으로 배열하고자하는 연구가 진행되고 있다. 셀들을 3차원으로 형성함으로써, 제한된 면적 내에서 셀들의 집적도를 증가시킬 수 있다. 또한, 구성요소들의 미세화를 위한 고가의 장비가 필수적이지 않을 수 있다.
본 발명의 실시예들이 이루고자하는 일 기술적 과제는 고집적화에 용이한 반도체 소자 및 그 형성방법을 제공하는 데에 있다.
본 발명의 실시예들이 이루고자하는 다른 기술적 과제는 신뢰성이 향상된 반도체 소자 및 그 형성방법을 제공하는 데에 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자 및 그 형성방법이 제공된다.
본 발명의 실시예들에 따른 반도체 소자는, 기판 상에 교대로 적층된 절연 패턴들 및 게이트 패턴들, 상기 기판 상에, 게이트 패턴들의 측벽들을 따라 위로 연장되는 활성 패턴, 상기 게이트 패턴과 상기 활성 패턴 사이에 개재되는 데이터 저장 패턴, 및 인접한 한 쌍의 게이트 패턴 사이의 상기 활성 패턴 내에 배치되고, 도펀트로 도핑된 소오스/드레인 영역을 포함할 수 있다.
일 실시예에 따르면, 상기 소오스/드레인 영역의 도펀트 농도는 상기 활성 패턴 내의 도펀트 농도와 다를 수 있다.
일 실시예에 따르면, 상기 절연 패턴들의 측벽들은 옆으로 리세스되어 언더 컷 영역이 정의될 수 있다. 상기 언더 컷 영역 내의 반도체 패턴이 배치될 수 있다. 상기 소오스/드레인 영역은 상기 반도체 패턴 내로 연장될 수 있다.
일 실시예에 따르면, 상기 데이터 저장 패턴은 연장되어, 상기 언더 컷 영역 내의 상기 소오스/드레인 영역과 상기 게이트 패턴 사이에 개재될 수 있다. 상기 데이터 저장 패턴은 상기 활성 패턴에 인접한 터널 베리어, 상기 게이트 패턴에 인 접한 블로킹 절연패턴, 및 상기 터널 베리어와 블로킹 절연패턴 사이의 전하 저장 패턴을 포함할 수 있다.
일 실시예에서, 상기 활성 패턴 내에 복수의 소오스/드레인 영역들이 배치될 수 있다. 상기 복수의 소오스/드레인 영역들은 수직적으로 이격될 수 있다.
일 실시예에서, 상기 셀 게이트 패턴들의 최하부와 기판 사이에 기저 도펀트 영역이 배치될 수 있다. 또한, 상기 셀 게이트 패턴들의 최상부 상에 스트링 드레인 영역이 더 배치될 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 형성방법은, 기판 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계, 상기 제1 및 제2 물질막들을 관통하는 개구부를 형성하는 단계, 상기 개구부에 노출된 제1 물질막들의 측벽들을 리세스하여 언더 컷 영역을 정의하는 단계, 상기 언더 컷 영역 내에 도펀트를 포함하는 반도체 패턴을 형성하는 단계, 상기 개구부 내에 상기 제1 및 제2 물질막들의 측벽들을 따라 위로 연장된 활성 패턴을 형성하는 단계, 및 상기 반도체 패턴 내 도펀트를 상기 활성 패턴 내로 이동시켜 소오스/드레인 영역을 형성하는 단계를 포함할 수 있다.
일 실시예에 따른 반도체 소자의 형성방법은, 상기 개구부 옆의 상기 제1 및 제2 물질막들을 연속적으로 패터닝하여 트렌치를 형성하는 단계, 상기 트렌치에 노출된 제2 물질막들을 제거하여 상기 활성 패턴의 측벽을 노출시키는 빈 영역들을 형성하는 단계, 상기 노출된 활성 패턴의 측벽 상에 데이터 저장 패턴을 형성하는 단계, 및 상기 빈 영역들을 각각 채우는 게이트 패턴들을 형성하는 단계를 더 포함 할 수 있다.
일 실시예에 따른 반도체 소자의 형성방법은, 상기 반도체 패턴을 형성하기 전에, 상기 언더 컷 영역의 내벽 및 상기 개구부에 노출된 상기 제2 물질막들의 측벽들 상에 데이터 저장막을 형성하는 단계를 더 포함할 수 있다. 상기 제2 물질막들은 도전 물질을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, 활성 패턴 내에 도펀트로 도핑된 소오스/드레인 영역을 포함할 수 있다. 상기 도펀트로 도핑된 소오스/드레인 영역을 포함하는 셀 스트링은 쓰기 및/또는 소거 동작이 보다 효율적으로 수행될 수 있다. 또한, 상기 활성 패턴 내의 반전 영역을 형성하는 데에 필요한 별도의 회로 및/또는 부가적인 전압의 제공이 필수적이지 않으므로 고집적화에 최적화된 반도체 소자가 제공된다.
이하, 참조된 도면을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 그 형성방법이 설명된다. 설명되는 실시예들은 본 발명의 사상을 당업자가 용이하게 이해할 수 있도록 제공되는 것으로, 이에 의해 본 발명이 한정되지 않는다. 본 발명의 실시예들은 본 발명의 기술적 사상 및 범위 내에서 다른 형태로 변형될 수 있다. 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다. 본 명세서에서 일 구성요소가 다른 구성요소 '상에' 위 치한다는 것은 일 구성요소 상에 다른 구성요소가 직접 위치한다는 의미는 물론, 상기 일 구성요소 상에 제3 의 구성요소가 더 위치할 수 있다는 의미도 포함한다. 본 명세서 각 구성요소 또는 부분 등을 제1, 제2 등의 표현을 사용하여 지칭하였으나, 이는 명확한 설명을 위해 사용된 표현으로 이에 의해 한정되지 않는다. 도면에 표현된 구성요소들의 두께 및 상대적인 두께는 본 발명의 실시예들을 명확하게 표현하기 위해 과장된 것일 수 있다.
도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자가 설명된다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'을 따라 취한 단면도이다.
도 1 및 도 2를 참조하면, 셀 영역을 포함하는 기판(100)이 제공된다. 상기 기판(100)은 반도체 기반의 반도체 기판일 수 있다. 상기 기판(100)은 제1 도전형의 도펀트들로 도핑된 웰 영역을 포함할 수 있다. 상기 웰 영역 내에 공통 소오스 영역(102)이 배치될 수 있다. 상기 공통 소오스 영역(102)은 상기 기판(100)의 상부(upper portion) 내에 배치될 수 있다. 상기 공통 소오스 영역(102)은 제2 도전형의 도펀트들로 도핑될 수 있다.
도 2에 도시된 바와 같이, 상기 기판(100) 상에 복수의 셀 게이트 패턴들(147)이 적층될 수 있다. 상기 기판(100) 상에 수직으로 적층된 상기 셀 게이트 패턴들(147)은 하나의 그룹을 구성할 수 있다. 상기 셀 게이트 패턴들(147) 사이에, 게이트간 절연패턴들(112)이 개재될 수 있다. 즉, 상기 셀 게이트 패턴들(147) 및 게이트간 절연패턴들(112)은 상기 기판(100) 상에 교대로 적층될 수 있다. 상기 셀 게이트간 절연패턴(112)은 상기 셀 게이트 패턴(147)의 일 측벽과 공면을 이루는 일 측벽을 포함할 수 있다. 상기 셀 게이트간 절연패턴(112)의 다른 측벽은 상기 셀 게이트 패턴(147)의 측벽보다 옆으로 리세스되어 언더 컷 영역(119)을 정의할 수 있다. 상기 언더 컷 영역(119) 내에는 반도체 패턴(122)이 배치될 수 있다.
상기 복수의 셀 게이트 패턴(147) 중 최하부에 배치되는 셀 게이트 패턴(147)과 상기 기판(100) 사이에, 하부 선택 게이트 패턴(146)이 배치될 수 있다. 상기 기판(100)과 상기 하부 선택 게이트 패턴(146) 사이에 기저 절연 패턴(112a)이 개재될 수 있다. 상기 복수의 셀 게이트 패턴(147) 중 최상부에 배치되는 셀 게이트 패턴(147) 상에 상부 선택 게이트 패턴(148)이 배치될 수 있다. 상기 상부 선택 게이트 패턴(148) 상에는 상부 절연 패턴(112b)이 배치될 수 있다.
도 1의 평면도에 도시된 바와 같이, 상기 셀 게이트 패턴(147) 그룹은 제1 방향을 따라 연장될 수 있다. 상기 제1 방향은 y축 방향에 해당할 수 있다. 상기 상부 및 하부 선택 게이트 패턴들(146, 148)은 상기 셀 게이트 패턴들(147)의 그룹과 평행하게 연장될 수 있다. 한 쌍의 셀 게이트 패턴(147) 그룹 사이에 개구부(117)가 배치될 수 있다. 상기 개구부(117)는 상기 제1 방향을 따라 연장되는 그루브 형태일 수 있다. 상기 기판(100) 상에 제2 방향을 따라 연장되는 비트 라인(154)이 배치될 수 있다. 상기 제2 방향은 상기 제1 방향과 교차할 수 있다. 상기 제2 방향은 x축 방향에 해당할 수 있다.
계속해서 도 1 및 도 2를 참조하면, 상기 기판(100) 상에 상기 복수의 셀 게 이트 패턴들(147)의 측벽들을 따라, 위로 연장된 활성 패턴(133)이 배치될 수 있다. 하나의 활성 패턴(133)은 하나의 셀 게이트 패턴(147) 그룹의 측벽들을 따라 위로 연장될 수 있다. 상기 셀 게이트 패턴(147) 그룹이 연장하는 방향과 상기 활성 패턴(133)이 기판(100)으로부터 연장되는 방향은 서로 수직할 수 있다. 예를 들어, 상기 활성 패턴(133)은 상기 제1 방향 및 제2 방향에 수직한 방향, 즉, 상기 기판(100)의 상부면과 실질적으로 수직한 방향으로 연장될 수 있다.
하나의 상기 개구부(117) 내에 복 수의 활성 패턴(133)이 배치될 수 있다. 상기 복수의 활성 패턴들(133)은 상기 개구부(117)가 연장되는 제1 방향을 따라 정렬될 수 있다. 즉, 상기 활성 패턴들(133)은 서로 마주보는 두 그룹의 셀 게이트 패턴들(147) 사이의 개구부(117) 내에 일렬로 나열될 수 있다.
일 실시예에서, 상기 활성 패턴(133)은 상기 기판(100)과 접하는 바닥부와, 상기 게이트 패턴들(147)의 측벽들을 따라 연장된 측벽부를 포함할 수 있다. 예를 들어, 상기 활성 패턴(133)의 바닥부는 상기 개구부(117) 사이의 기판(100) 상에 배치될 수 있다. 상기 활성 패턴(133)의 측벽부는 상기 바닥부의 가장자리로부터 연장되어, 상기 게이트 패턴들(147)의 측벽들 상에 배치될 수 있다. 상기 활성 패턴(133)을 상기 기판(100)의 상부면에 수직하게 자른 단면은 U자형일 수 있다. 상기 활성 패턴(133)의 측벽부들 사이에 충진 절연 패턴(135)이 개재될 수 있다.
다른 실시예에서, 상기 활성 패턴(133)은 바닥부를 포함하지 않을 수 있다. 상기 활성 패턴(133)은 서로 분리된 제1 측벽부와 제2 측벽부를 포함할 수 있다. 상기 활성 패턴(133)의 제1 측벽부과 제2 측벽부는, 상기 게이트 패턴들(146, 147, 148) 및 반도체 패턴(122)의 측벽들의 일부를 덮는 스페이서 형태일 수 있다. 상기 제1 측벽부와 제2 측벽부 사이에 충진 절연 패턴(135)이 더 개재될 수 있다.
또 다른 실시예에서, 상기 활성 패턴(133)은 채워진 기둥형태일 수 있다. 예를 들어, 상기 활성 패턴(133)은 채워진 다각 기둥 또는 채워진 원 기둥 형태 일 수 있다. 이 경우, 상기 활성 패턴(133)의 측벽부들 사이의 충진 절연패턴(135)은 생략될 수 있다.
상기 활성 패턴(133), 상기 활성 패턴(133)의 일 측벽을 따라 적층되는 상기 셀 게이트 패턴(147) 그룹 및 상, 하부 선택 게이트 패턴들(146, 148)이 하나의 셀 스트링을 구성할 수 있다. 상기 활성 패턴(133)의 양 측벽 상에, 두 그룹의 셀 게이트 패턴들(147)이 대칭적으로 배열될 수 있다.
상기 활성 패턴(133)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 활성 패턴(133)은 단결정 반도체 또는 다결정 반도체를 포함할 수 있다. 상기 활성 패턴(133)은 제1 도전형의 도펀트들로 도핑될 수 있다. 이와 달리 상기 활성 패턴(133)은 도펀트들을 포함하지 않을 수도 있다.
상기 셀 게이트 패턴들(147) 사이의 상기 활성 패턴(133) 내에 소오스/드레인 영역(138)이 배치될 수 있다. 상기 소오스/드레인 영역(138)은 제2 도전형의 도펀트들로 도핑된 영역일 수 있다. 즉, 상기 소오스/드레인 영역(138)은 상기 공통 소오스 영역(102)과 동일한 타입의 도펀트로 도핑될 수 있다. 이와 달리, 상기 소오스/드레인 영역(138)은 상기 웰 영역과 다른 타입의 도펀트로 도핑될 수 있다. 하나의 활성 패턴(133) 내에는 복수의 소오스/드레인 영역(138)이 배치될 수 있다. 상기 활성 패턴(133)의 일 측벽 내의 소오스/드레인 영역들(138)과 다른 측벽 내의 소오스/드레인 영역들(138)이 상기 충진 절연패턴(135)을 중심으로 대칭적으로 배치될 수 있다. 이 경우, 상기 활성 패턴(133)의 일 측벽에 배치된 일 소오스/드레인 영역(138)과 상기 활성 패턴(133)의 다른 측벽에 배치된 다른 소오스/드레인 영역(138)은 서로 이격될 수 있다.
한 그룹의 셀 게이트 패턴들(147) 사이의 상기 소오스/드레인 영역들(138)은 상기 활성 패턴(133) 내에서 수직적으로 이격될 수 있다. 상기 소오스/드레인 영역들(138)은 상기 게이트간 절연패턴들(112)의 측벽 상에 각각 배치될 수 있다. 인접한 소오스/드레인 영역들(138) 사이의 상기 활성 패턴(133)은 채널 영역에 해당할 수 있다.
상기 소오스/드레인 영역(138)은 상기 언더 컷 영역(119) 내의 반도체 패턴(122) 내로 연장될 수 있다. 이 경우, 상기 소오스/드레인 영역(138)은 상기 셀 게이트간 절연패턴(112)과 접할 수 있다.
상기 소오스/드레인 영역(138)의 도펀트 농도는 상기 소오스/드레인 영역(138) 주변의 상기 활성 패턴(133)의 도펀트 농도와 다를 수 있다. 일 실시예에서, 상기 활성 패턴(133)과 상기 소오스/드레인 영역(138)은 서로 다른 도전형의 도펀트로 도핑될 수 있다. 즉, 상기 소오스/드레인 영역(138)은 상기 소오스/드레인 영역(138) 주변의 활성 패턴(133)과 다른 타입의 도펀트로 도핑될 수 있다. 예를 들어, 상기 활성 패턴(133)은 p형 도펀트들을 포함하고, 상기 소오스/드레인 영역(138)은 n형 도펀트들을 포함할 수 있다.
다른 실시예에서, 상기 활성 패턴(133)은, 상기 소오스/드레인 영역(138)을 제외한 영역에 도펀트를 포함하지 않을 수도 있다. 이 경우, 상기 소오스/드레인 영역(138)의 전자 또는 정공의 농도는 상기 활성 패턴(133) 내의 전자 또는 정공의 농도보다 높을 수 있다.
상기 하부 선택 게이트 패턴(146)과 상기 기판(100) 사이에 기저 소오스 영역(137)이 배치될 수 있다. 상기 기저 소오스 영역(137)은 상기 활성 패턴(133)의 하부에 배치될 수 있다. 상기 기저 소오스 영역(137)은 상기 기판(100)의 공통 소오스 영역(102)과 전기적으로 접속될 수 있다. 일 실시예에서, 상기 공통 소오스 영역(102)에 포함되는 도펀트의 도전형과 상기 기저 소오스 영역(137)에 포함되는 도펀트의 도전형은 동일할 수 있다. 상기 기저 소오스 영역(137)은 상기 하부 선택 게이트 패턴(146)을 포함하는 하부 선택 트랜지스터의 소오스 영역으로 기능할 수 있다.
일 실시예에서, 복수개의 상기 기저 소오스 영역(137)이 상기 활성 패턴(133)의 측벽들에 대칭적으로 배치될 수 있다. 다른 실시예에서, 하나의 활성 패턴(133)에는 하나의 기저 소오스 영역(137)이 배치될 수 있다.
상기 상부 선택 게이트 패턴(148) 상에 스트링 드레인 영역(139)이 배치될 수 있다. 상기 스트링 드레인 영역(139)은, 상기 활성 패턴(133) 내의 다른 영역과 다른 도펀트 농도를 갖는 영역일 수 있다. 상기 스트링 드레인 영역(139)는 상기 활성 패턴(133)의 상부에 배치될 수 있다. 상기 스트링 드레인 영역(139)은 상기 언더 컷 영역(119) 내의 반도체 패턴 내로 옆으로 연장될 수 있다. 상기 스트링 드 레인 영역(139)은 상기 상부 선택 게이트 패턴(148)을 포함하는 상부 선택 트랜지스터의 드레인 영역일 수 있다. 일 실시예에서, 두 개의 스트링 드레인 영역(139)이 상기 활성 패턴(133)의 양 측벽 내에 대칭적으로 배치될 수 있다.
상기 스트링 드레인 영역(139)은 상기 비트 라인(154)과 전기적으로 접속될 수 있다. 상기 비트 라인(154)과 상기 스트링 드레인 영역(139) 사이에 비트 라인 콘택(153)이 개재될 수 있다. 상기 비트 라인 콘택(153)은 층간 절연막(151)에 의해 둘러싸일 수 있다. 상기 비트 라인(154)는 상기 셀 게이트 패턴들(147)이 연장되는 방향에 수직한 방향으로 연장될 수 있다.
각 게이트 패턴들(146)의 사이에 도펀트로 도핑된 소오스/드레인 영역(138)이 배치되는 경우, 상기 활성 패턴(133)내로의 전하의 제공이 용이할 수 있다. 이에 따라, 채널의 오프를 위한 부전압의 제공이나, 기생 전기장 발생 및 디스터번스 방지를 위한 게이트 패턴들 사이의 거리에 대한 제한이 필수적이지 않을 수 있다.
만약, 게이트 패턴들 사이에 소오스/드레인 영역이 배치되지 않는 경우, 이 게이트 패턴들을 포함하는 셀 스트링을 동작시키는 데에 어려움이 있을 수 있다. 구체적으로, 각 게이트 패턴들 사이에 서로 분리된 도펀트 영역들이 배치되지 않는 셀 스트링을 동작시키기 위해서는, 공핍 모드(depletion mode) 또는 기생 전기장(fringing field)이 이용될 수 있다. 우선, 공핍 모드를 이용하는 경우, 활성 패턴을 오프시키기위해 셀 스트링의 선택 트랜지스터에 부전압(negative voltage)이 인가되어야 한다. 상기 부전압을 제공하기 위해서는 추가적인 전원 제공 수단이 요구되므로 주변 회로가 복잡해질 수 있다. 이에 따라, 고집적화에 불리할 수 있다.
이와 달리, 기생 전기장을 이용하는 경우, 각 게이트 패턴에서 발생하는 전기장들을 서로 중첩시키기 위해 상기 게이트 패턴들 사이의 거리가 충분히 좁아야한다. 상기 게이트 패턴들 사이의 거리가 충분히 좁지 못한 경우, 셀의 쓰기 동작에 충분한 온 전류(on current)가 제공되지 못할 수 있다. 이에 의해 정확한 쓰기 및/또는 읽기 동작이 수행되지 못해 반도체 소자의 신뢰성이 떨어질 수 있다. 반대로, 상기 게이트 패턴들 사이의 거리가 충분히 좁혀진 경우에도 수직하게 인접하는 게이트 패턴들 사이의 디스터번스(disturbance)가 증가될 수 있다.
하지만 본 발명의 실시예들에 따라, 각 게이트 패턴들(146)의 사이에 소오스/드레인 영역(138)이 배치되는 경우, 상기 활성 패턴(133)내로의 전하의 제공이 용이할 수 있다. 즉, 채널의 오프를 위한 부전압의 제공이나, 기생 전기장 발생 및 디스터번스 방지를 위한 게이트 패턴들 사이의 거리에 대한 제한이 필수적이지 않을 수 있다. 따라서, 보다 고집적화에 용이하고, 신뢰성이 향상된 반도체 소자가 제공될 수 있다.
상기 게이트 패턴들(146, 147, 148)의 측벽 상에 데이터 저장 패턴(144)이 배치될 수 있다. 상기 데이터 저장 패턴(144)은 상기 개구부(117)의 측벽을 덮을 수 있다. 상기 데이터 저장 패턴(144)은 상기 게이트 패턴들(146, 147, 148)과 상기 활성 패턴(133) 사이에 개재될 수 있다. 일 실시예에서, 상기 데이터 저장 패턴(144)은 상기 게이트 패턴들(146, 147, 148)의 상부면 및 하부면 상으로 연장될 수 있다. 즉, 상기 데이터 저장 패턴(144)은 상기 게이트 패턴들(146, 147, 148)의 상부면, 하부면 및 적어도 한 측면을 덮을 수 있다. 상기 데이터 저장 패턴(144)은 연장되어 상기 반도체 패턴(122)과 게이트 패턴들(146, 147, 148) 사이에 개재될 수 있다.
상기 데이터 저장 패턴(144)은 복수의 층을 포함할 수 있다. 예를 들어, 상기 데이터 저장 패턴(144)은, 상기 활성 패턴(133)에 인접한 터널 베리어, 상기 게이트 패턴에 인접한 블로킹 절연 패턴, 및 상기 터널 베리어와 블로킹 절연 패턴 사이의 전하 저장 패턴을 포함할 수 있다. 상기 전하 저장 패턴은 반도체, 질화물, 산화질화물, 금속산화물, 퀀텀닷(quantum dot) 및 금속에서 선택된 적어도 하나를 포함할 수 있다. 상기 퀀텀닷은 금속, 실리콘, 게르마늄 또는 실리콘-게르마늄 등으로 형성될 수 있다.
상기 셀 게이트 패턴들(147)의 측벽들을 따라, 상기 기판(100)으로부터 위로 연장된 소자 분리 패턴(149)이 배치될 수 있다. 상기 소자 분리 패턴(149)은 상기 셀 게이트 패턴들(147)의 측벽들 및 공통 소오스 영역(102)에 의해 정의되는 트렌치(142)를 채울 수 있다. 상기 트렌치(142)는 상기 제1 방향으로 연장되는 그루브 형태일 수 있다. 상기 제1 방향은 y축 방향일 수 있다.
도 1, 도 2 및 도 3a 내지 도 3j를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 형성방법이 설명된다. 도 3a 내지 도 3j는 도 1에 도시된 Ⅰ-Ⅰ'을 따라 취한 반도체 소자의 단면도들이다. 앞서 도 1 및 도 2를 참조하여 설명된 내용은 일부 생략될 수 있다.
도 3a를 참조하면, 웰 영역을 포함하는 기판(100)이 준비된다. 상기 기 판(100)은 반도체 기반의 반도체 기판일 수 있다. 상기 웰 영역은 상기 기판(100) 내에 도펀트를 주입하여 형성될 수 있다. 상기 웰 영역에 포함되는 도펀트는 제1 도전형의 도펀트일 수 있다. 상기 웰 영역 내에 공통 소오스 영역(102)이 형성될 수 있다. 상기 공통 소오스 영역(102)은 상기 웰 영역 내에 제2 도전형의 도펀트들을 주입하여 형성될 수 있다.
상기 기판(100) 상에 제1 물질막들(111) 및 제2 물질막들(114)을 교대로 적층시킨다. 상기 제1 물질막들(111)은 절연물질을 포함할 수 있다. 예컨대, 상기 제1 물질막들(111)은 산화물을 포함할 수 있다. 상기 제2 물질막들(114)은 상기 제1 물질막들(111)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 제2 물질막들(114)은 질화물을 포함할 수 있다.
상기 제1 물질막(111) 및 제2 물질막(114)을 패터닝하여, 상기 기판(100) 상에 개구부(117)를 형성할 수 있다. 상기 개구부(117)는, 상기 기판(100)의 상부면에 의해 정의되는 바닥과, 상기 제1 물질막(111) 및 제2 물질막(114)의 측벽들에 의해 정의되는 측벽을 포함할 수 있다. 상기 개구부(117)는 상기 기판(100)의 제1 방향으로 연장되는 그루브 형태일 수 있다. 상기 제1 방향은 y축 방향에 해당할 수 있다. 상기 개구부(117)의 형성시, 상기 공통 소오스 영역(102)의 일부가 제거될 수 있다. 이에 의해, 상기 기판(100)의 웰 영역이 노출될 수 있다.
도 3b를 참조하면, 상기 제1 물질막(111)을 리세스하여, 상기 개구부(117)의 측벽에 언더 컷 영역들(119)을 형성할 수 있다. 상기 언더 컷 영들(119)은, 상기 제1 물질막(111)의 측벽에 의해 정의되는 측면들을 가질 수 있다. 상기 제1 물질 막(111)은 등방성 식각에 의해 리세스될 수 있다.
도 3c를 참조하면, 상기 개구부(117) 내에 반도체 막(121)이 형성될 수 있다. 상기 반도체 막(121)은 상기 언더 컷 영역(119)을 채울 수 있다. 상기 반도체 막(121)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 반도체 막(121)은 단결정 반도체 물질, 다결정 반도체 물질 또는 비정질 반도체 물질을 포함할 수 있다. 상기 반도체 막(121)은 도펀트들로 도핑될 수 있다. 상기 도펀트들은 제1 도전형 또는 제2 도전형일 수 있다. 상기 반도체 막(121)은 화학기상증착법을 포함하는 증착법이나, 에피택시얼 성장에 의해 형성될 수 있다. 상기 반도체 막(121)의 상부면은 평탄화될 수 있다.
도 3d를 참조하면, 상기 반도체 막(121)을 식각하여, 반도체 패턴(122)을 형성한다. 상기 반도체 패턴(122)은, 상기 식각 이후 상기 언더 컷 영역(119) 내에 잔류하는 상기 반도체 막(121)일 수 있다. 상기 반도체 막(121)은, 상기 제1 물질막(111)의 최상부 상에 마스크를 형성하고 상기 마스크를 식각 마스크로 사용한 식각 공정을 수행하여 식각될 수 있다. 상기 반도체 막(121)의 식각은 상기 기판(100)이 노출될 때까지 수행될 수 있다. 상기 반도체 패턴(122)의 측벽과 상기 제2 물질막(114)의 측벽은, 상기 반도체 막(121)의 식각으로 자기 정렬될 수 있다.
도 3e를 참조하면, 상기 반도체 패턴(122)이 형성된 상기 개구부(117) 내에, 활성막(132)이 형성될 수 있다. 상기 활성막(132)은 상기 개구부(117)의 측벽 및 바닥 상에 콘포말하게 형성될 수 있다. 이와 달리, 상기 활성막(132)은 상기 개구부(117) 내를 반도체 물질로 채운 후, 상기 반도체 물질의 일부를 제거하여 형성될 수도 있다. 상기 개구부(117)의 바닥 상에 형성된 상기 활성막(132)은 선택에 따라, 제거되거나 잔존될 수 있다. 도시된 바와 달리, 상기 활성막(132)은 상기 개구부(117)를 채울 수도 있다.
상기 활성막(132)은 단결정 상태의 반도체 물질 또는 다결정 상태의 반도체 물질을 포함할 수 있다. 일 실시예에서, 상기 활성막(132)은 도펀트들로 도핑될 수 있다. 상기 도펀트들은 n형 또는 p형일 수 있다. 이와 달리, 상기 활성막(132)은 도핑되지 않을 수도 있다.
상기 개구부(117) 내에 충진 절연막(135)이 형성될 수 있다. 상기 충진 절연막(135)은 상기 활성막(132)이 형성된 개구부(117)를 채울 수 있다. 상기 활성막(117)이 상기 개구부(117)를 채우도록 형성되는 경우, 상기 충진 절연막(135)은 생략될 수도 있다.
도 3f를 참조하면, 상기 활성막(132)의 상부면이 평탄화될 수 있다. 상기 활성막(132)의 평탄화는 상기 제1 물질막(111)의 상부면이 노출될 때까지 수행될 수 있다. 상기 활성막(132)의 평탄화 시, 상기 충진 절연막(135)의 일부도 함께 제거될 수 있다.
상기 반도체 패턴(122) 내의 도펀트들을 이동시켜, 상기 활성막(132) 내에 소오스/드레인 영역(138)이 형성될 수 있다. 상기 반도체 패턴들(122) 중 최상부 및 최하부에 위치하는 패턴들(122)내의 도펀트들이 이동하여, 상기 활성막(132)의 상부 및 하부에 기저 소오스 영역(137) 및 스트링 드레인 영역(139)이 각각 형성될 수 있다. 상기 도펀트들은 상기 활성막(132) 내의 상기 제1 물질막(111)의 옆에 형 성되되, 일부는 상기 제2 물질막(114)의 측벽상으로 이동될 수도 있다. 이는 상기 도펀트들이 등방성 이동을 하는 것에 기인할 수 있다. 일 실시예에서, 상기 도펀트들은 확산에 의해 이동될 수 있다. 상기 도펀트들의 확산은 어닐링 공정에 의해 수행될 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 형성방법에 따르면, 도펀트들을 포함하는 반도체 패턴(122)을 게이트 패턴들(146, 147, 148) 사이에 국소적으로 형성한 후 도펀트들을 이동시켜 소오스/드레인 영역(138)을 형성할 수 있다. 따라서, 매우 간단한 공정으로 원하는 지점에 소오스/드레인 영역(138)이 형성될 수 있다.
도 3g를 참조하면, 상기 제1 물질막(111) 상에 제1 마스크 패턴(191)이 형성될 수 있다. 상기 제1 마스크 패턴(191)은 상기 제1 물질막(111)의 일부와 상기 활성막(132)을 덮을 수 있다.
상기 제1 마스크 패턴(191)을 마스크로 사용한 식각 공정을 수행하여, 상기 제1 물질막(111) 및 제2 물질막(114)이 식각될 수 있다. 이에 따라, 트렌치(142)가 형성될 수 있다. 상기 제1 물질막(111)이 식각되어, 기저 절연패턴(112a), 셀 게이트간 절연패턴(112) 및 상부 절연패턴(112b)이 형성될 수 있다. 상기 식각에 의해 상기 공통 소오스 영역(102)이 노출될 수 있다. 상기 식각 공정은 이방성 식각 공정일 수 있다.
이후, 상기 트렌치(142)에 노출된 상기 제2 물질막(114)이 제거된다. 이에 따라, 상기 절연패턴들(112a, 112, 112b) 사이에 빈 영역들이 형성될 수 있다. 상기 빈 영역들은 상기 절연패턴들(112a, 112, 112b) 사이의 공간일 수 있다. 상기 트렌치(142)는 상기 활성막(132)의 측벽을 노출시킬 수 있다. 상기 트렌치(142)는 상기 소오스/드레인 영역(138)의 측벽의 일부를 노출시킬 수 있다. 또한, 상기 트렌치(142)는 상기 셀 게이트간 절연패턴(112)의 상부면, 하부면 및 일 측벽을 노출시킬 수 있다.
도 3h를 참조하면, 상기 트렌치(142) 내에 데이터 저장막(143)이 형성될 수 있다. 상기 데이터 저장막(143)은 상기 게이트간 절연 패턴(112)의 상부면, 하부면 및 일 측벽, 상기 활성막(132)의 노출된 측벽, 및 소오스/드레인 영역(138)의 측벽 상이 콘포말하게 형성될 수 있다.
상기 데이터 저장막(143)은 복수의 층으로 형성될 수 있다. 예를 들어, 가장 먼저 상기 트렌치(142) 내를 콘포말하게 덮는 터널 베리어가 형성된 후, 상기 터널 베리어 상에 전하 저장막 및 블로킹 절연막이 형성될 수 있다.
도 3i를 참조하면, 상기 데이터 저장막(143)이 형성된 상기 트렌치(142)를 채우는 게이트막(145)이 형성될 수 있다. 상기 게이트막(145)은 상기 트렌치(142) 내의 절연패턴들(112a, 112, 112b) 사이의 빈 영역을 채울 수 있다. 상기 게이트막(145)은 데이터 저장막(143)과 접할 수 있다. 상기 게이트막(145)은 도핑된 반도체 물질, 금속 및 금속화합물을 포함하는 도전물질 중 선택된 적어도 하나를 포함할 수 있다.
상기 셀 게이트간 절연패턴(112) 상에 제2 마스크 패턴(192)이 형성될 수 있다. 상기 제2 마스크 패턴(192)의 측벽은 상기 게이트간 절연 패턴(112)의 측벽들과 일 직선 상에 배치될 수 있다.
도 3j를 참조하면, 상기 제2 마스크 패턴(192)을 식각 마스크로 사용한 식각 공정이 수행된다. 상기 식각에 의해 상기 게이트막(145)이 식각되어, 최하부의 하부 선택 게이트 패턴(146), 최상부의 상부 선택 게이트 패턴(148) 및 상기 하부 선택 게이트 패턴(146)과 상부 선택 게이트 패턴(148) 사이의 셀 게이트 패턴(147)이 형성될 수 있다. 상기 식각 시, 상기 데이터 저장막(143)의 일부도 함께 식각되어, 데이터 저장패턴(144)이 형성될 수 있다. 구체적으로, 상기 셀 게이트간 절연패턴(112)의 소오스/드레인 영역(138)과 접하지 않는 측벽 상에 형성된 상기 데이터 저장막(143)이, 제거될 수 있다. 하나의 데이터 저장 패턴(144)은 두 개의 소오스/드레인 영역(138)과 접할 수 있다. 또한, 상기 데이터 저장 패턴(144)은 상기 셀 게이트 패턴(147)의 상부면, 하부면 및 일 측벽을 덮을 수 있다.
상기 식각 공정에 의해 트렌치(142)가 형성될 수 있다. 상기 트렌치(142)는 상기 개구부(117)와 같은 방향으로 연장되는 그루브 형태일 수 있다. 상기 트렌치(142)는 상기 공통 소오스 영역(102)에 의해 정의되는 바닥부와 상기 게이트간 절연패턴들(112), 데이터 저장패턴(146)의 측벽 및 게이트 패턴들(146, 147, 148)의 측벽들에 의해 정의되는 측벽을 포함할 수 있다.
다시 도 1 및 도 2를 참조하면, 상기 트렌치(142) 내에 소자 분리막(149)이 형성될 수 있다. 이 후, 상기 활성막(132)이 패터닝되어, 활성 패턴(133)이 형성될 수 있다. 복수의 상기 활성 패턴(133)은 상기 개구부(117)가 연장된 방향을 따라 서로 이격되어 나열될 수 있다. 상기 활성 패턴들(133) 사이의 상기 개구부(117)는 절연막(150)으로 채워질 수 있다.
상술한 단계에 의해 형성된 구조물 상에 층간 절연막(151)이 형성될 수 있다. 상기 층간 절연막(151)에 상기 스트링 드레인 영역(139)을 노출시키는 개구부가 형성될 수 있다. 상기 개구부 내에 비트 라인 콘택(153)이 형성될 수 있다. 상기 비트 라인 콘택(153)은 상기 스트링 드레인 영역(139)과 전기적으로 연결될 수 있다.
상기 층간 절연막(151) 상에 비트 라인(154)이 형성될 수 있다. 상기 비트라인(154)는 제2 방향으로 연장하는 라인 형태일 수 있다. 상기 제2 방향은 x축 방향일 수 있다. 상기 비트 라인 콘택(153) 및 비트 라인(154)는 동시에 또는 별도로 형성될 수 있다.
도 4, 도 5a 및 도 5b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자가 설명된다. 도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 평면도이다. 도 5a는 도 4에 도시된 Ⅱ-Ⅱ'을 따라 취한 반도체 소자의 단면도이고, 도 5b는 도 4에 도시된 Ⅲ-Ⅲ'을 따라 취한 반도체 소자의 단면도이다.
도 4, 도 5a 및 도 5b를 참조하면, 기판(200)이 준비된다. 상기 기판(200)은 반도체 기반의 반도체 기판일 수 있다. 상기 기판(200)은 웰 영역을 포함할 수 있다. 상기 웰 영역은 제1 도전형의 도펀트들로 도핑될 수 있다. 상기 기판(200) 내에 공통 소오스 영역(202)이 배치될 수 있다. 상기 공통 소오스 영역(202)은 기판(200)의 상부(upper portion) 내에 배치될 수 있다. 상기 공통 소오스 영역(202)은 상기 기판(100)의 셀 영역 전면에 평판 형태(plate form)로 배치될 수 있다.
상기 기판(200) 상에 셀 게이트 패턴들(247) 및 게이트간 절연막들(212)이 교대로 적층될 수 있다. 상기 셀 게이트 패턴들(247)은 상기 기판(200) 상에 복 수개가 적층되되, 상기 셀 게이트 패턴들(247)의 사이는 게이트간 절연막들(212)에 의해 이격될 수 있다. 상기 셀 게이트 패턴들(247)은 상기 기판(200)에 평행한 평판 형태일 수 있다.
최하부에 배치되는 셀 게이트 패턴들(247)과 상기 기판(200) 사이에 하부 선택 게이트 패턴(246)이 배치될 수 있다. 상기 하부 선택 게이트 패턴(246)은 상기 셀 게이트 패턴들(247) 및 기판(200)에 평행한 평판 형태일 수 있다. 상기 하부 선택 게이트 패턴(246)과 상기 기판(200) 사이에 기저 절연 패턴(212a)이 개재될 수 있다.
최상부에 배치되는 셀 게이트 패턴들(247) 상에 상부 선택 게이트 패턴(248)이 더 배치될 수 있다. 상기 상부 선택 게이트 패턴(248)은 일 방향으로 연장되는 라인 형태일 수 있다. 예를 들어, 상기 상부 선택 게이트 패턴(248)은 x축 방향으로 연장될 수 있다. 상기 상부 선택 게이트 패턴(248) 상에 상부 절연 패턴(212b)이 배치될 수 있다.
상기 기저 절연패턴(212a), 게이트간 절연패턴(212) 및 상부 절연 패턴(212b)은, 상기 게이트 패턴들(246, 247, 248)의 측벽들으로부터 옆으로 리세스될 수 있다. 리세스된 상기 절연패턴들(212a, 212, 212b)의 측벽들이 언더 컷 영역들(219)을 정의할 수 있다. 상기 언더 컷 영역(219) 내에 상기 반도체 패턴(222)이 배치될 수 있다. 상기 반도체 패턴(222)는 상기 절연패턴들(212a, 212, 212b)의 옆 으로 배치될 수 있다.
상기 셀 게이트 패턴들(247), 상부 선택 게이트 패턴(248), 하부 선택 게이트 패턴(246) 및 절연패턴들(212a, 212, 212b)을 관통하는 활성 패턴(233)이 배치된다. 상기 활성 패턴(233)은 기둥형일 수 있다. 이와 달리, 상기 활성 패턴(233)은 내부에 빈 공간을 갖는 관형일 수도 있다. 이 경우, 상기 활성 패턴(233) 내의 빈 공간은 절연물질로 채워질 수 있다. 상기 활성 패턴(233)은 상기 셀 게이트 패턴들(247)에 의해 둘러싸일 수 있다. 하나의 활성 패턴(233)은, 복수개의 반도체 패턴(222)에 의해 둘러싸이고, 상기 반도체 패턴들(222)은 각각 게이트간 절연 패턴(212)에 의해 둘러싸일 수 있다.
상기 활성 패턴(233)은 반도체 물질을 포함할 수 있다. 상기 활성 패턴(233)은 단결정 반도체 물질 또는 다결정 반도체 물질을 포함할 수 있다. 상기 활성 패턴(233)은 도펀트들을 포함할 수 있다. 예를 들어, 상기 활성 패턴(233)은 n형 또는 p형의 도전형을 갖는 도펀트들을 도핑될 수 있다. 이와 달리, 상기 활성 패턴(233)은 도펀트들을 도핑되지 않을 수도 있다.
상기 활성 패턴(233)과 셀 게이트 패턴(247) 사이에 데이터 저장패턴(244)이 개재될 수 있다. 상기 데이터 저장패턴(244)은 상기 셀 게이트 패턴들(247) 및 게이트간 절연패턴들(212)의 측벽들을 따라 연장될 있다. 상기 데이터 저장 패턴(244)은 상기 언더 컷 영역(219)의 내벽들을 콘포말하게 덮을 수 있다.
상기 데이터 저장 패턴(244)은 복수의 층을 포함할 수 있다. 예를 들어, 상기 데이터 저장 패턴(244)은, 상기 활성 패턴(233)에 인접한 터널 베리어, 상기 게 이트 패턴에 인접한 블로킹 절연 패턴, 및 상기 터널 베리어와 블로킹 절연 패턴 사이의 전하 저장 패턴을 포함할 수 있다. 상기 전하 저장 패턴은 반도체, 질화물, 산화질화물, 금속산화물 및 퀀텀닷에서 선택된 적어도 하나를 포함할 수 있다. 상기 퀀텀닷은 금속, 실리콘, 게르마늄 또는 실리콘-게르마늄 등으로 형성될 수 있다.
상기 활성 패턴(233) 내에 소오스/드레인 영역(238)이 배치될 수 있다. 상기 소오스/드레인 영역(238)은 상기 셀 게이트 패턴들(247) 사이의 상기 활성 패턴(133) 내에 배치될 수 있다. 상기 소오스/드레인 영역(238)은 상기 게이트간 절연패턴(212)의 옆에 배치될 수 있다. 이 때, 상기 소오스/드레인 영역(238)과 상기 게이트간 절연패턴(212) 사이에 상기 반도체 패턴(222)이 개재될 수 있다. 상기 소오스/드레인 영역(238)은 상기 반도체 패턴(222) 내로 연장될 수 있다.
상기 소오스/드레인 영역(238)은 상기 활성 패턴(233) 내에 복수개 배치될 수 있다. 복수의 소오스/드레인 영역(238)은 상기 활성 패턴(233) 내에 서로 수직적으로 이격되어 배치될 수 있다. 상기 소오스/드레인 영역(238)은 상기 활성 패턴(233)을 둘러싸는 폐루프형의 단면을 가질 수 있다. 예를 들어, 상기 소오스/드레인 영역(238)은 상기 활성 패턴(233)을 둘러싸는 고리형일 수 있다. 상기 소오스/드레인 영역(238)의 적어도 일부는 상기 활성 패턴(233)과 중첩될 수 있다. 이에 더하여, 상기 소오스/드레인 영역(238)은 상기 활성 패턴(233)을 둘러싸는 반도체 패턴(222)으로 확장되어, 상기 활성 패턴(233)의 안과 밖에 모두 존재할 수도 있다.
상기 하부 선택 게이트 패턴(246)과 상기 기판(200) 사이에 기저 소오스 영역(237)이 더 배치될 수 있다. 상기 기저 소오스 영역(237)은 상기 활성 패턴(233)의 하부에 배치될 수 있다. 상기 기저 소오스 영역(237)은 상기 기판(200)의 공통 소오스 영역(202)과 전기적으로 접속될 수 있다. 일 실시예에서, 상기 공통 소오스 영역(202)에 포함되는 도펀트의 도전형과 상기 기저 소오스 영역(237)에 포함되는 도펀트의 도전형은 동일할 수 있다. 상기 기저 소오스 영역(237)은 상기 하부 선택 게이트 패턴(246)을 포함하는 하부 선택 트랜지스터의 소오스 영역으로 기능할 수 있다.
상기 상부 선택 게이트 패턴(248) 상에 스트링 드레인 영역(239)이 더 배치될 수 있다. 상기 스트링 드레인 영역(239)은, 상기 활성 패턴(233) 내의 도펀트들을 포함하는 도펀트 영역일 수 있다. 상기 스트링 드레인 영역(239)는 상기 활성 패턴(233)의 상부에 배치될 수 있다. 상기 스트링 드레인 영역(239)은 상기 언더 컷 영역(219) 내의 반도체 패턴 내로 연장될 수 있다. 상기 스트링 드레인 영역(239)은 상기 상부 선택 게이트 패턴(248)을 포함하는 상부 선택 트랜지스터의 드레인 영역일 수 있다.
상기 소오스/드레인 영역(238)은 도펀트들을 포함할 수 있다. 상기 소오스/드레인 영역(238) 내의 도펀트 농도는 상기 활성 패턴(233) 내의 도펀트 농도와 상이할 수 있다. 일 실시예에서, 상기 활성 패턴(233)이 p형 도펀트을 포함하고, 상기 소오스/드레인 영역(238)이 n형 도펀트들을 포함하는 경우, 상기 소오스/드레인 영역(238) 내의 전자의 농도가 상기 활성 패턴(233) 내의 정공의 농도보다 높을 수 있다. 다른 실시예에서, 상기 활성 패턴(233)과 상기 소오스/드레인 영역(238)이 모두 p형 도펀트들을 포함하는 경우, 상기 소오스/드레인 영역(238) 내의 정공의 농도는 상기 활성 패턴(233) 내의 정공의 농도보다 낮을 수 있다. 또 다른 실시예에서, 상기 활성 패턴(233)과 소오스/드레인 영역(238)이 모두 n형 도펀트들을 포함하는 경우, 상기 소오스/드레인 영역(238)의 전자 농도가 상기 활성 패턴(233)의 전자 농도보다 높을 수 있다. 이와 달리, 상기 활성 패턴(233)은 도펀트를 포함하지 않고, 상기 소오스/드레인 영역(238)만이 도펀트를 포함할 수도 있다.
상술한 바와 같이, 본 발명의 실시예들은 셀 게이트 패턴들(247) 사이의 서로 분리된 소오스/드레인 영역들(238)을 포함할 수 있다. 이에 따라 상기 소오스/드레인 영역들(238)을 포함하는 셀 스트링의 동작시 상기 활성 패턴(233) 내에 전하를 제공하기위한 별도의 수단, 예를 들어, 소거동작시 부전압의 제공 또는 각 게이트 패턴들 사이의 거리의 한정등이 필수적이지 않을 수 있다. 이로써, 고집적화에 최적화되고 뛰어난 신뢰성을 갖는 반도체 소자가 제공될 수 있다.
상기 스트링 드레인 영역(238) 상에 비트 라인(254)이 제공될 수 있다. 상기 비트 라인(254)은 상기 스트링 드레인 영역(238)과 교차할 수 있다. 예를 들어, 상기 스트링 드레인 영역(248)이 x축 방향으로 연장되는 경우, 상기 비트 라인(254)은 y축 방향으로 연장될 수 있다. 상기 비트 라인(254)과 스트링 드레인 영역(238)은 비트 라인 콘택(253)에 의해 연결될 수 있다. 상기 비트 라인 콘택(253)은 층간 절연 패턴(253)에 의해 둘러싸일 수 있다.
도 4, 도 5a, 도 5b 및 도 6a 내지 도 6e를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법이 설명된다. 앞서 도 5a 및 도 5b를 참조하여 설명된 내용은 일부 생략될 수 있다.
도 6a를 참조하면, 기판(200)이 준비된다. 상기 기판(200)은 웰 영역을 포함할 수 있다. 상기 웰 영역은 상기 기판(200)을 제1 도전형의 도펀트들로 도핑하여 형성될 수 있다. 상기 웰 영역 내에 예비 공통 소오스 영역(201)이 형성될 수 있다. 상기 예비 공통 소오스 영역(201)은 상기 기판(200) 내의 웰 영역의 상부에 형성될 수 있다. 상기 예비 공통 소오스 영역(201)은 상기 웰 영역의 일부를 제2 도전형의 도펀트들로 도핑하여 형성될 수 있다.
상기 기판(200) 상에 제1 물질막들(211) 및 제2 물질막들(245)을 교대로 적층시킨다. 상기 제1 물질막들(211)은 절연물질을 포함할 수 있다. 예컨대, 상기 제1 물질막들(211)은 산화물 또는 질화물을 포함할 수 있다. 상기 제2 물질막들(245)은 도전물질을 포함할 수 있다. 예를 들어, 상기 제2 물질막들(245)은 반도체, 도핑된 반도체 또는 금속을 포함할 수 있다.
상기 제1 물질막들(211) 및 제2 물질막들(245)을 이방성 식각하여, 개구부(217)가 형성될 수 있다. 상기 개구부(217)는 홀 형(hole type)일 수 있다. 상기 개구부(217)는 상기 웰 영역(202)을 노출시킬 수 있다. 상기 제2 물질막들(245)은 식각되어, 하부 선택 게이트 패턴(246), 셀 게이트 패턴(247) 및 상부 선택 게이트 패턴(247)이 형성될 수 있다.
도 6b를 참조하면, 상기 제1 물질막들(211)을 리세스하여, 기저 절연패 턴(212a), 셀 게이트간 절연패턴(212) 및 상부 절연패턴(212b)이 형성될 수 있다. 옆으로 리세스된 상기 제1 물질막들(211)은 언더 컷 영역(219)을 정의할 수 있다. 상기 언더 컷 영역(219)은 상기 절연패턴들(212a, 212, 212b)의 옆의, 상기 게이트 패턴들(246, 247, 248) 사이의 영역일 수 있다.
도 6c를 참조하면, 상기 개구부(217) 내에 데이터 저장막(243)이 형성된다. 상기 데이터 저장막(243)은 상기 개구부(217), 및 언더 컷 영역(219)을 콘포말하게 덮을 수 있다. 상기 데이터 저장막(243)은 복수의 층을 포함할 수 있다. 예를 들어, 상기 데이터 저장막(243)은 상기 게이트 패턴들(246, 247, 248)에 인접한 블로킹 절연막, 상기 블로킹 절연막 상의 전하 저장층, 및 상기 전하 저장층 상의 터널 베리어를 포함할 수 있다.
도 6d를 참조하면, 상기 데이터 저장막(243)이 형성된 상기 개구부(217) 내에 반도체 막(221)이 형성될 수 있다. 상기 반도체 막(221)은, 데이터 저장막(243)이 형성된 상기 개구부(217) 및 언더 컷 영역(219)을 채울 수 있다. 상기 반도체 막(221)은 도펀트를 포함할 수 있다. 상기 반도체 막(221)은 제1 도전형 또는 제2 도전형의 도펀트들을 포함할 수 있다. 상기 반도체 막(221)은 단결정 반도체 물질, 다결정 반도체 물질 또는 비정질 반도체 물질을 포함할 수 있다. 상기 반도체 막(221)은 상부면이 평탄화될 수 있다. 상기 평탄화시, 상기 데이터 저장막(243)의 일부도 함께 제거되어, 상기 게이트간 절연패턴(212b)의 상부면이 노출될 수 있다.
도 6e를 참조하면, 상기 반도체 막(221)이 식각되어, 반도체 패턴(222)이 형성될 수 있다. 상기 반도체 패턴(222)은, 상기 언더 컷 영역(219)을 채우던 상기 반도체 막(221)일 수 있다.
상기 반도체 막(221)은 상기 게이트 패턴들(246, 247, 248) 및 게이트간 절연패턴(212) 상에 마스크를 형성한 후, 상기 마스크를 식각 마스크로 사용한 식각 공정을 수행하여 식각될 수 있다. 상기 반도체 막(221)의 식각 시, 상기 데이터 저장막(243)도 함께 식각되어, 데이터 저장패턴(244)이 형성될 수 있다. 구체적으로, 상기 웰 영역 상에 형성된 상기 데이터 저장막(243)이 제거되어, 데이터 저장패턴(244)이 형성될 수 있다.
상기 개구부(217) 내에 활성 패턴(233)이 형성될 수 있다. 상기 활성 패턴(233)은 상기 개구부(217)를 채우되, 상기 데이터 저장패턴(244) 및 반도체 패턴(222)과 접할 수 있다. 도시된 바와 달리, 상기 활성 패턴(233)은 상기 개구부(217)의 측벽과 접하는 속이 빈 기둥형일 수도 있다. 이 경우, 상기 개구부(217)를 반도체 물질로 채운 후, 상기 반도체 물질에 대해 이방성 식각을 수행하여 상기 활성 패턴(233)이 형성될 수 있다. 이와 달리, 상기 활성 패턴(233)은 상기 개구부(217)를 콘포말하게 덮도록 막을 증착하여 형성될 수도 있다. 상기 활성 패턴(233)은 단결정 반도체 물질 또는 다결정 반도체 물질을 포함할 수 있다.
다시 도 5a 및 도 5b를 참조하면, 상기 반도체 패턴(222) 내의 도펀트들이 이동하여, 상기 활성 패턴(233) 내에 소오스/드레인 영역(237, 238, 239)이 형성될 수 있다. 상기 반도체 패턴(222) 내의 도펀트들은 확산에 의해 상기 활성 패턴(233)으로 이동할 수 있다. 일 실시예에서, 상기 도펀트들의 확산을 위해 어닐링 공정이 수행될 수 있다.
상기 소오스/드레인 영역(237, 238, 239)은 상기 게이트 패턴들(246, 247, 248) 사이의 상기 활성 패턴(233) 내에 형성될 수 있다. 또한, 상기 소오스/드레인 영역(237, 238, 239)은 상기 게이트 패턴(246, 247, 248)의 측벽 상으로도 일부 확장될 수 있다. 이것은 상기 도펀트들이 등방성 이동을 하는 것에 기인할 수 있다. 상기 도펀트들의 이동 후에도 상기 반도체 패턴(222) 내에는 도펀트들이 잔류할 수 있다.
상기 하부 선택 게이트 패턴(246) 아래에 형성되는 상기 소오스/드레인 영역(237)은 상기 공통 소오스 영역(202)까지 확장될 수 있다. 최하부에 형성되는 상기 소오스/드레인 영역(237)은 기저 소오스 영역(237)일 수 있다. 상기 상부 선택 게이트 패턴(248) 상에 형성되는 상기 소오스/드레인 영역(239)은 스트링 드레인 영역(239)일 수 있다.
도 5b를 참조하면, 상기 상부 선택 게이트 패턴(248)을 추가적으로 패터닝할 수 있다. 패터닝된 상기 상부 선택 게이트 패턴(248)은 제1 방향으로 연장되는 라인 형태일 수 있다. 상기 제1 방향은 x축에 해당할 수 있다. 패터닝된 상기 상부 선택 게이트 패턴(248)의 측벽의 옆에 절연 패턴이 형성될 수 있다.
상기 스트링 드레인 영역(239) 상에 비트 라인(254)이 형성될 수 있다. 상기 비트 라인(254)은 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다. 상기 제2 방향은 y축에 해당할 수 있다. 상기 비트 라인(254)과 스트링 드레인 영역(239) 사이에 비트 라인 콘택(253)이 더 형성될 수 있다. 이에 더하여, 상기 비트 라인 콘택(253)과 상기 스트링 드레인 영역(239) 사이에는 오믹층이 더 형성될 수 있다.
도 7을 참조하여, 본 발명의 실시예들의 적용예가 설명된다. 도 7은 본 발명의 실시예에 따른 반도체 소자를 구비하는 메모리 카드(1100)의 일 예를 도시한 블록도이다. 본 적용예에서 상기 반도체 소자는 플래시 메모리(1110)에 적용될 수 있다. 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1100) 내에 본 발명의 실시예에 따른 반도체 소자가 장착된다. 본 적용예에 따른 메모리 카드(1100)는 호스트(Host)와 플래시 메모리(1110) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1120)를 포함할 수 있다.
상기 메모리 컨트롤러(1120)는 메모리 카드의 동작을 제어하는 프로세싱 유닛(1122), SRAM(1120), 에러 정정 블록(1124), 호스트 인터페이스(1123) 및 메모리 인터페이스(1125)를 포함할 수 있다. 상기 SRAM(1121)은 프로세싱 유닛(1122)의 동작 메모리로써 사용될 수 있다. 호스트 인터페이스(1123)는 메모리 카드(1100)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 에러 정정 블록(1124)은 플래시 메모리(1110)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(1125)는 플래시 메모리(1110)와 인터페이싱할 수 있다. 프로세싱 유닛(1122)은 메모리 컨트롤러(1120)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 본 적용예에 따른 메모리 카드(1100)는 본 발명의 실시예에 따른 플래시 메모리(1110)의 향상된 신뢰성으로 인해, 높은 신뢰성을 갖는 시스템을 제공할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 소자의 다른 적용예를 설명하기 위한 도면이다. 도 8은 메모리 시스템(1210)을 포함하는 정보 처리 시스템(1200)을 나타내는 블록도이다. 본 적용예에서 본 발명의 실시예들에 의한 반도체 소자는 메모리 시스템(1210)에 포함될 수 있다. 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 실시예들에 따른 메모리 시스템(1210)이 장착될 수 있다. 본 적용예에 따른 정보 처리 시스템(1200)은 메모리 시스템(1210)과 각각 시스템 버스(1260)에 전기적으로 연결된 모뎀(1220), 중앙처리장치(1230), 램(1240), 유저 인터페이스(1250)을 포함할 수 있다. 메모리 시스템(1210)에는 중앙처리장치(1230)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 본 적용예에서, 본 발명의 실시예들에 따른 메모리 시스템(1210)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1200)은 대용량의 데이터를 메모리 시스템(1210)에 안정적으로 저장할 수 있다. 또한, 상술한 반도체 소자의 신뢰성의 향상에 따라, 메모리 시스템(1210)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1200)에 제공할 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 소자는 다양한 형태의 패키지로 구현될 수 있다. 예를 들면, 본 발명에 따른 반도체 소자는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 반도체 소자의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위해, 도 1의 Ⅰ-Ⅰ'을 따라 취한 반도체 소자의 단면도이다.
도 3a 내지 도 3j는 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 도면들이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 반도체 소자의 평면도이다.
도 5a는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위해, 도 4의 Ⅱ-Ⅱ'을 따라 취한 단면도이고, 도 5b는 Ⅲ-Ⅲ '을 따라 취한 단면도이다.
도 6a 내지 도 6e는 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 반도체 소자의 단면도들이다.
도 7 및 도 8은 본 발명의 실시예들에 따른 반도체 소자의 적용예를 설명하기 위한 도면들이다.

Claims (10)

  1. 기판 상에 교대로 적층된 절연 패턴들 및 게이트 패턴들;
    상기 기판 상에, 게이트 패턴들의 측벽들을 따라 위로 연장되는 활성 패턴;
    상기 게이트 패턴과 상기 활성 패턴 사이에 개재되는 데이터 저장 패턴; 및
    인접한 한 쌍의 게이트 패턴 사이의 상기 활성 패턴 내에 배치되고, 도펀트로 도핑된 소오스/드레인 영역을 포함하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 소오스/드레인 영역의 도펀트 농도는 상기 활성 패턴 내의 도펀트 농도와 다른 반도체 소자.
  3. 청구항 1에 있어서,
    상기 절연 패턴들의 측벽들은 옆으로 리세스되어 정의된 언더 컷 영역; 및
    상기 언더 컷 영역 내의 반도체 패턴을 더 포함하되,
    상기 소오스/드레인 영역은 상기 반도체 패턴 내로 연장되는 반도체 소자.
  4. 청구항 3에 있어서,
    상기 데이터 저장 패턴은 연장되어, 상기 언더 컷 영역 내의 상기 소오스/드레인 영역과 상기 게이트 패턴 사이에 개재되는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 데이터 저장 패턴은 상기 활성 패턴에 인접한 터널 베리어, 상기 게이트 패턴에 인접한 블로킹 절연패턴, 및 상기 터널 베리어와 블로킹 절연패턴 사이의 전하 저장 패턴을 포함하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 활성 패턴 내에 복수의 소오스/드레인 영역들이 배치되고, 상기 소오스/드레인 영역들은 수직적으로 이격된 반도체 소자.
  7. 청구항 1에 있어서,
    상기 셀 게이트 패턴들의 최하부와 기판 사이에 배치되는 기저 도펀트 영역; 및
    상기 셀 게이트 패턴들의 최상부 상에 배치되는 스트링 드레인 영역을 더 포함하는 반도체 소자.
  8. 기판 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 및 제2 물질막들을 관통하는 개구부를 형성하는 단계;
    상기 개구부에 노출된 제1 물질막들의 측벽들을 리세스하여 언더 컷 영역을 정의하는 단계;
    상기 언더 컷 영역 내에 도펀트를 포함하는 반도체 패턴을 형성하는 단계;
    상기 개구부 내에 상기 제1 및 제2 물질막들의 측벽들을 따라 위로 연장된 활성 패턴을 형성하는 단계; 및
    상기 반도체 패턴 내 도펀트를 상기 활성 패턴 내로 이동시켜 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 형성방법.
  9. 청구항 8에 있어서,
    상기 개구부 옆의 상기 제1 및 제2 물질막들을 연속적으로 패터닝하여 트렌치를 형성하는 단계;
    상기 트렌치에 노출된 제2 물질막들을 제거하여 상기 활성 패턴의 측벽을 노출시키는 빈 영역들을 형성하는 단계;
    상기 노출된 활성 패턴의 측벽 상에 데이터 저장 패턴을 형성하는 단계; 및
    상기 빈 영역들을 각각 채우는 게이트 패턴들을 형성하는 단계를 더 포함하는 반도체 소자의 형성방법.
  10. 청구항 8에 있어서,
    상기 반도체 패턴을 형성하기 전에, 상기 언더 컷 영역의 내벽 및 상기 개구부에 노출된 상기 제2 물질막들의 측벽들 상에 데이터 저장막을 형성하는 단계를 더 포함하되,
    상기 제2 물질막들은 도전 물질을 포함하는 반도체 소자의 형성방법.
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