KR20150004653A - 반도체 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자 및 이의 제조 방법에 관한 것으로, 반도체 메모리 소자는 교대로 적층된 층간 절연 패턴들 및 도전 패턴들과, 상기 층간 절연 패턴들 및 상기 도전 패턴들을 관통하는 채널막, 상기 채널막의 측벽들을 감싸는 터널 절연막, 및 상기 터널 절연막을 감싸도록 형성된 전하 저장막을 포함하며, 상기 터널 절연막은 상기 전하 저장막과 접촉되는 계면이 열산화막으로 구성된다.

Description

반도체 메모리 소자 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
불휘발성 메모리 소자 등의 메모리 소자 분야 산업이 고도로 발전함에 따라 메모리 소자의 고집적화에 대한 요구가 증가하고 있다. 종래에는 반도체 기판의 상부에 2차원적으로 배열된 메모리 셀 들의 크기를 줄이는 방법을 통해 일정 면적 내에서의 메모리 소자의 집적도를 높여왔다. 그러나, 메모리 셀 들의 크기를 줄이는 데에는 물리적으로 한계가 있다. 이 때문에 최근에는 메모리 셀 들을 반도체 기판 상부에 3차원적으로 배열하여 메모리 소자를 고집적화하는 방안이 제안되고 있다. 이와 같이 3차원적으로 메모리 셀 들을 배열하면, 반도체 기판의 면적을 효율적으로 활용할 수 있고, 2차원적으로 메모리 셀 들을 배열하는 경우에 비해 집적도를 향상시킬 수 있다. 특히, 고집적화에 유리한 낸드 플래시 메모리 소자의 메모리 스트링을 3차원으로 배열하여 3차원 낸드 플래시 메모리 소자를 구현하면, 메모리 소자의 집적도를 극대화시킬 수 있을 것으로 예상되므로 3차원 반도체 메모리 소자에 대한 개발이 요구된다.
3차원 반도체 메모리 소자는 기판에 이격되어 적층된 워드 라인들, 워드 라인들을 관통하여 기판에 대해 수직한 방향을 따라 형성된 채널막, 채널막을 감싸는 터널 절연막, 터널 절연막을 감싸는 전하 저장막, 및 전하 저장막을 감싸는 블로킹 절연막을 포함한다. 메모리 셀은 워드 라인들과 채널막의 교차부에 배치된 전하 저장막의 일부에 전하를 트랩하여 데이터를 저장한다.
본 발명은 3차원 구조를 갖는 반도체 메모리 소자 및 이의 제조 방법을 제공하며, 특히 3차원 반도체 메모리 소자의 터널 절연막 막질을 향상시킬 수 있는 제조방법을 제공한다.
본 발명의 일실시 예에 따른 반도체 메모리 소자는 교대로 적층된 절연 패턴들 및 도전 패턴들과, 상기 절연 패턴들 및 상기 도전 패턴들을 관통하는 채널막과, 상기 채널막의 측벽들을 감싸는 터널 절연막 및 상기 터널 절연막을 감싸도록 형성된 전하 저장막을 포함하며, 상기 터널 절연막은 상기 전하 저장막과 접촉되는 면이 열산화막으로 형성된다.
발명에 다른 실시 예에 따른 반도체 메모리 소자는 교대로 적층된 절연 패턴들 및 도전 패턴들과, 상기 절연 패턴들 및 상기 도전 패턴들을 관통하는 채널막과, 상기 채널막의 측벽들을 감싸는 제1 터널 절연막, 상기 제1 터널 절연막을 감싸는 제2 터널 절연막 및 상기 제2 터널 절연막을 감싸도록 형성된 전하 저장막을 포함한다.
본 발명의 일실시 예에 따른 반도체 소자의 제조 방법은 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계와, 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 홀들을 형성하는 단계 및, 상기 홀들 각각의 내부에 전하 저장막, 다중막을 포함하는 터널 절연막, 및 채널막을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 3차원 구조를 갖는 반도체 메모리 소자의 터널 절연막을 다중막으로 형성하여 막질을 개선할 수 있다.
또한 반도체 메모리 소자의 전하 저장막과 접촉되는 터널 절연막을 열산화막으로 형성함으로써, 계면 특성을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 소자의 사시도이다.
도 2는 도 1에 도시된 A영역을 확대하여 관통 구조물을 설명하기 위한 단면도이다.
도 3a 내지 도 3e는 도 1에 도시된 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 5는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다.
도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 소자의 사시도이다. 도 1에서는 설명의 편의를 위해 절연막의 도시는 생략하였다.
도 1을 참조하면, 본 발명에 따른 반도체 메모리 소자는 기판(111) 상에 적층된 파이프 게이트(PG), 복수의 도전 패턴들(151), 적어도 하나의 드레인 선택 라인(DSL) 및 적어도 하나의 소스 선택 라인(SSL), 및 복수의 도전 패턴들(151) 및 파이프 게이트(PG)를 관통하는 U 형태의 관통 구조물(141)을 포함한다.
여기서, 복수의 도전 패턴들(151), 드레인 선택 라인(DSL), 및 소스 선택 라인(SSL)은 관통 구조물(141)을 감싸면서 적층된다. 또한 U 형태의 관통 구조물(141)은 비트라인들(BL) 및 소스 라인(SL)과 연결된다.
이와 같은 구조에 따르면, 소스 사이드 채널막(S_CH)과 관통 구조물(141)이 교차하는 위치에 소스 선택 트랜지스터가 형성되고, 복수의 도전 패턴들(151)과 관통 구조물(141)이 교차하는 위치에 메모리 셀이 형성되고, 파이프 게이트(PG)와 관통 구조물(141)이 교차하는 위치에 파이프 트랜지스터가 형성되고, 관통 구조물(141)과 드레인 선택 라인(DSL)이 교차하는 위치에 드레인 선택 트랜지스터가 형성된다.
따라서, 직렬로 연결된 드레인 선택 트랜지스터, 복수의 메모리 셀들, 파이프 트랜지스터, 복수의 메모리 셀들 및 소스 선택 트랜지스터가 하나의 스트링을 구성하며, 스트링들은 U형태로 배열된다.
본 발명의 실시 예에서는 스트링들이 U형태로 배열된 구조를 설명하였으나, 반도체 기판(111) 상에 공통 소스 라인, 공통 소스 라인 상부에 비트 라인들 및 비트라인들과 공통 소스 라인 사이에 스트레이트 구조의 스트링을 형성함으로써, 스트레이트 구조의 스트링을 갖는 반도체 메모리 소자를 형성할 수 있다.
도 2는 도 1에 도시된 A영역을 확대하여 관통 구조물을 설명하기 위한 단면도이다.
도 2를 참조하면, 관통 구조물(141)은 교대로 적층된 절연 패턴들(121)과 도전 패턴들(151)을 관통하는 채널막(135), 채널막(135)의 측벽을 감싸는 다중 구조의 터널 절연막(133), 및 다중 구조의 터널 절연막(133)을 감싸는 전하 저장막(131)을 포함한다. 채널막(135)은 반도체막으로 형성되며, 도면에 도시된 바와 같이 교대로 적층된 절연 패턴들(121)과 도전 패턴들(151)을 관통한다. 또한 채널막(135)의 중심 영역은 절연막(137)으로 채워질 수 있다. 또는 도면에 도시하진 않았으나, 채널막(135)의 표면뿐 아니라 채널막(135)의 중심 영역이 모두 반도체막으로 이루어질 수 있다. 다중 구조의 터널 절연막(133)은 제1 터널 절연막(133a)과 제2 터널 절연막(133b)으로 형성될 수 있다. 좀 더 상세하게는 전하 저장막(131)과 접촉되는 제1 터널 절연막(133a)은 열산화막으로 형성할 수 있으며, 제1 터널 절연막(133a)과 전하 저장막(131) 사이에 형성된 제2 터널 절연막(133b)은 레디컬 산화막, 건식 산화막 및 습식 산화막 중 적어도 어느 하나 이상의 막으로 형성될 수 있다. 전하 저장막(131)은 질화막으로 형성될 수 있다.
본 발명과 같이 터널 절연막(133)을 제1 터널 절연막(133a)과 제2 터널 절연막(133b)으로 이루어진 다중막 구조로 형성하되, 전하 저장막(131)과 접촉되는 제1 터널 절연막(133a)을 열산화막으로 형성하고 그 외의 제2 터널 절연막(133b)은 레디컬 산화막, 건식 산화막 및 습식 산화막 중 적어도 어느 하나 이상의 막으로 형성할 경우, 제2 터널 절연막(133b)에 의해 터널 절연막(133)의 사이클링 특성(Cycling)이 개선되고 열산화막(133a)에 의해 전하 저장막(131)의 계면에 쉘로우 트랩(Shallow trap) 층인 SiON막이 형성되는 것이 방지된다.
도 3a 내지 도 3e는 도 1에 도시된 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 공통 소스 라인이 형성된 반도체 기판(미도시) 상에 복수의 제1 물질막들(121) 및 복수의 제2 물질막들(123)을 교대로 형성한다. 또한, 제1 물질막들(121)과 제2 물질막들(123)은 동일하거나 상이한 두께로 형성될 수 있다.
여기서, 제1 물질막들(121)은 제2 물질막들(123)에 대해 식각 선택비가 큰 물질로 형성된다. 예를 들어, 제1 물질막들(121)은 산화막 등의 절연막으로 형성될 수 있고, 제2 물질막들(123)은 질화막등의 희생막으로 형성될 수 있다. 또한 제1 물질막들(121)은 산화막 등의 절연막으로 형성될 수 있고, 제2 물질막들(123)은 폴리 실리콘막과 같은 도전 물질로 형성될 수 있다. 또한 제1 물질막들(121)은 언도프드 폴리 실리콘막으로 형성될 수 있고, 제2 물질막들(123)은 도프드 폴리 실리콘막으로 형성될 수 있다.
도 3b를 참조하면, 제1 물질막들(121) 및 제2 물질막들(123)을 식각하여 제1 물질막들(121) 및 제2 물질막들(123)을 관통하는 홀들(125)을 형성한다. 이 후, 홀들(125) 각각의 측벽을 따라 전하 저장막(131)을 형성한다. 전하 저장막(131)은 질화막으로 형성될 수 있다.
도 3c를 참조하면, 전하 저장막(131)의 표면에 제1 터널 절연막(133a) 및 제2 터널 절연막(133b)을 순차적으로 적층하여 형성한다. 제1 터널 절연막(133a)은 열산화막으로 형성될 수 있다. 제2 터널 절연막(133b)은 제1 터널 절연막(133a)의 표면에 폴리 실리콘막 또는 질화막을 적층한 후 레디컬 산화 공정을 진행하여 형성할 수 있다. 제2 터널 절연막(133b)을 형성하기 위한 산화 공정시 열산화막으로 형성된 제1 터널 절연막(133a)에 의해 전하 저장막(131)의 표면에 SiON막이 형성되는 것이 방지된다.
또한 제2 터널 절연막(133b)은 제1 터널 절연막(133a)을 형성한 후, 건식 산화 공정 또는 습식 산화 공정을 진행하여 형성할 수 있으며, 상술한 레디컬 산화 공정, 건식 산화 공정 및 습식 산화 공정을 선택적으로 병행하여 진행할 수 있다.
도 3d를 참조하면, 제1 및 제2 터널 절연막(133a, 133b)이로 이루어진 터널 절연막(133)의 표면에 채널막(135)을 형성한다. 채널막(135)은 실리콘등의 반도체막으로 형성할 수 있다. 채널막(135)은 홀들(125) 각각의 중심 영역을 채우도록 형성되거나, 도면에 도시된 바와 같이 홀들(125) 각각의 중심 영역이 개구될 수 있도록 튜브 형태로 형성될 수 있다. 채널막(135)이 튜브 형태로 형성된 경우, 홀들(125) 각각의 개구된 중심 영역을 절연막(137)으로 채울 수 있다.
이어서, 홀들(125) 사이의 제1 물질막들(121) 및 제2 물질막들(123)을 식각하여 제1 물질막들(121) 및 제2 물질막들(123)을 관통하는 슬릿(143)을 홀들(125) 사이에 형성한다. 이러한 슬릿(143)을 통해 라인 형태의 절연막들(121)이 정의될 수 있으며, 제2 물질막들(123)의 측면이 노출된다.
도 3e를 참조하면, 제1 물질막들(121)을 산화막 등의 절연막으로 형성하고 제2 물질막들(123)을 질화막등의 희생막으로 형성한 경우, 슬릿(143)을 통해 노출된 제2 물질막들(123)을 선택적으로 제거하여 제1 물질막들(121) 사이에 리세스 영역들이 형성된다.
이어서, 제2 물질막들이 제거된 리세스 영역에 도전 패턴들(151)을 형성한다. 도전 패턴들(151)은 리세스 영역들 내부를 채우도록 도전막을 형성한 후, 슬릿(143) 내부에 형성된 도전막을 제거함으로써 형성될 수 있다. 도전막은 도프트 폴리 실리콘막, 금속 실리사이드막, 금속막 등을 이용하여 형성할 수 있다. 금속막을 이용하여 도전막을 형성하는 경우, 저항이 낮은 텅스텐이 이용될 수 있다. 이 때, 도전막을 형성하기 전, 도전막으로부터의 금속 확산을 방지하기 위하여 TiN 등의 베리어막(149)이 더 형성될 수 있다. 슬릿(143) 내부에 형성된 베리어막(149)은 슬릿(143) 내부에 형성된 도전막을 제거할 때 제거될 수 있다.
한편, 도전 패턴들(151)을 형성하기 위해 베리어막(149) 및 도전막을 형성하기 전, 리세스 영역들의 표면을 따라 블로킹 절연막(147)을 더 형성할 수 있다.
이 후, 슬릿(143) 내부를 절연물로 채우는 등의 공지의 후속 공정을 진행한다.
도면으로 도시되진 않았으나 제1 물질막들(121)은 산화막 등의 절연막으로 형성하고 제2 물질막들(123)은 폴리 실리콘막과 같은 도전 물질로 형성한 경우, 슬릿(143)을 통해 노출된 제2 물질막(123)을 실리사이드화하여 제2 물질막을 도전 패턴으로 활용할 수 있다. 이 경우 블로킹 절연막(147)을 도 3b 공정 단계에서 홀들(125)을 형성한 후 전하 저장막(131)을 형성하기 전에 형성하는 것이 바람직하다.
또한 도면으로 도시되진 않았으나 제1 물질막들(121)은 언도프드 폴리 실리콘막으로 형성하고 제2 물질막들(123)은 폴리 실리콘막으로 형성한 경우, 슬릿(143)을 통해 노출된 제1 물질막들을 제거하여 리세스 영역을 형성한 후 리세스 영역을 산화막과 같은 절연막으로 채워 절연막 패턴을 형성한다. 제2 물질막들(123)은 도전 패턴으로 활용할 수 있다.
상술한 바와 같이 본 발명의 실시 예에서는 터널 절연막(133)을 다중막 구조로 형성하되, 전하 저장막(131)과 접촉되는 제1 터널 절연막(133a)은 열산화막으로 형성함으로써, 제2 터널 절연막(133b)을 형성하기 위한 산화 공정시 전하 저장막(131)의 계면에 SiON막이 형성되는 것을 방지하여 소자의 특성을 개선할 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 4를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 비휘발성 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
비휘발성 메모리 소자(1120)는 도 1 내지 3e에서 상술한 실시예를 참조하여 설명한 반도체 소자를 포함한다. 즉, 메모리 셀의 터널 절연막이 열산화막과 레디컬 산화막으로 구성된 반도체 소자를 포함함으로써, 비휘발성 메모리 소자(1120)의 사이클링 특성, 리텐성 특성들이 개선된다. 또한, 비휘발성 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 비휘발성 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 비휘발성 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 비휘발성 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 비휘발성 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 5는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 앞서 도 4를 참조하여 설명한 바와 같이, 비휘발성 메모리(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
121 : 절연막
123 : 희생막
125 : 홀
131 : 전하 저장막
133 : 터널 절연막
133a : 제1 터널 절연막
133b : 제2 터널 절연막
135 : 채널막
137 : 절연막
141 : 관통 구조물
143 : 슬릿
151 : 도전패턴

Claims (17)

  1. 교대로 적층된 절연 패턴들 및 도전 패턴들;
    상기 절연 패턴들 및 상기 도전 패턴들을 관통하는 채널막;
    상기 채널막의 측벽들을 감싸는 터널 절연막; 및
    상기 터널 절연막을 감싸도록 형성된 전하 저장막을 포함하며,
    상기 터널 절연막은 상기 전하 저장막과 접촉되는 면이 열산화막으로 형성된 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 터널 절연막은 상기 열산화막으로 이루어진 제1 터널 절연막과 상기 제1 터널 절연막과 상기 채널막 사이에 형성된 제2 터널 절연막을 포함하는 반도체 메모리 소자.
  3. 제 2 항에 있어서,
    상기 제2 터널 절연막은 레디컬 산화막인 반도체 메모리 소자.
  4. 제 2 항에 있어서,
    상기 제2 터널 절연막은 레디컬 산화막, 건식 산화막 및 습식 산화막 중 적어도 어느 하나 이상의 막으로 형성된 반도체 메모리 소자.
  5. 제 2 항에 있어서,
    상기 열산화막은 상기 제2 터널 절연막에 의해 상기 전하 저장막의 표면에 SiON막이 형성되는 것을 방지하기 위해 상기 전하 저장막과 상기 제2 터널 절연막 사이에 형성된 반도체 메모리 소자.
  6. 교대로 적층된 절연 패턴들 및 도전 패턴들;
    상기 절연 패턴들 및 상기 도전 패턴들을 관통하는 채널막;
    상기 채널막의 측벽들을 감싸는 제1 터널 절연막;
    상기 제1 터널 절연막을 감싸는 제2 터널 절연막; 및
    상기 제2 터널 절연막을 감싸도록 형성된 전하 저장막을 포함하는 반도체 메모리 소자.
  7. 제 6 항에 있어서,
    상기 제2 터널 절연막은 열산화막을 포함하는 반도체 메모리 소자.
  8. 제 6 항에 있어서,
    상기 제1 터널 절연막은 레디컬 산화막을 포함하는 반도체 메모리 소자.
  9. 제 6 항에 있어서,
    상기 제1 터널 절연막은 레디컬 산화막, 건식 산화막 및 습식 산화막 중 적어도 어느 하나 이상의 막으로 형성된 반도체 메모리 소자.
  10. 제 6 항에 있어서,
    상기 제2 터널 절연막은 상기 제1 터널 절연막에 의해 상기 전하 저장막의 표면에 SiON막이 형성되는 것을 방지하기 위해 형성된 반도체 메모리 소자.
  11. 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 홀들을 형성하는 단계; 및
    상기 홀들 각각의 내부에 전하 저장막, 다중막을 포함하는 터널 절연막, 및 채널막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 다중막은 열산화막 및 레디컬 산화막을 포함하는 반도체 메모리 소자의 제조 방법.
  13. 제 11 항에 있어서,
    상기 다중막은 레디컬 산화막, 건식 산화막 및 습식 산화막 중 적어도 어느 하나 이상의 막과 열산화막을 포함하는 반도체 메모리 소자의 제조 방법.
  14. 제 12 항에 있어서,
    상기 다중막을 포함하는 터널 절연막을 형성하는 단계는,
    상기 전하 저장막 상에 상기 열산화막을 형성하는 단계; 및
    상기 열산화막 상에 상기 레디컬 산화막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  15. 제 14 항에 있어서,
    상기 레디컬 산화막을 형성하는 단계는,
    상기 열산화막 상에 질화막 또는 폴리 실리콘막을 형성하는 단계; 및
    상기 질화막 또는 폴리 실리콘막에 대해 레디컬 산화 공정을 실시하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 열산화막은 상기 레디컬 산화 공정시 상기 전하 저장막과 상기 터널 절연막의 계면에 SiON막이 형성되는 것을 방지하는 반도체 메모리 소자의 제조 방법.
  17. 제 11 항에 있어서, 상기 채널막을 형성한 후,
    상기 홀들 사이에 상기 제1 물질막들 및 상기 제2 물질막들 관통하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 노출된 상기 제2 물질막들을 제거하여 리세스 영역들을 형성하는 단계; 및
    상기 리세스 영역들 내부에 도전 패턴들을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
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