CN105206611B - 一种Flash器件及其制备方法 - Google Patents
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Abstract
本发明提供了一种Flash器件及其制备方法，通过在Nor Flash的控制栅内制备形成金属硅化物，相比较传统的Nor Flash器件而言，有效降低了控制栅电阻，提升单元区的编程能力的擦/写效率，并改善升单元区的循环特性以及RC延迟，同时本发明可适用于55nm及以下工艺中，有利于进一步缩小关键尺寸，制备出体积更小、性能更好的Flash器件。
Description
技术领域
本发明涉及半导体制备领域，确切的说，涉及一种Flash器件及其制备方法。
背景技术
随着可携式个人设备的流行，对存储器的需求进一步的增加，对存储器技术的研究成为了信息技术研究的重要方向，为了更好地提高存储密度和数据存储的可靠性，研发重点逐渐主要集中在非挥发性存储器(NVM，non-volatile memory)。Nor型闪存是一种常用的非挥发性存储器，其具有高速的特点，通常用于手机和通讯芯片中，作为代码的存储，随着移动终端的不断普及，Nor型闪存也得到了飞速的发展。
图1所示为现有技术中Nor Flash器件的布局示意图，图2为图1沿Y轴方向所做的截面图，如图所示，Nor型浮栅闪存的存储阵列由多个存储单元组成存储阵列，在字线(WL，word line)方向为堆叠栅，栅堆叠两侧沿位线(BL，bit line)方向为源漏区，堆叠栅自下而上依次包括浮栅(floating gate)、介质层(IPD，Inter-Poly Delectric)和控制栅(contorl gate)，浮栅为存储层，在一条WL上，存储单元沟道之间通过浅沟槽进行隔离，存储单元的控制栅连在一起；同时在单元器件区和高压器件区均引出接触孔与堆叠栅形成接触。
对于非易失性存储器(NVM)，当单元器件区尺寸小于55纳米，栅极间距缩小到小于120nm时，受到现有技术及设备的限制，已经不能使用自对准工艺来制备Nor Flash器件，因此单元器件区WL的控制栅顶面无法形成金属硅化物，从而导致WL的电阻较大。这是由于单元区上的控制栅顶面的氮化硅层是作为刻蚀停止层而存在，因此不能被去除，故无法在控制栅顶部形成金属硅化物，从而降低控制栅的电阻，而控制栅电阻的增大会直接影响单元器件区的循环特性，进而降低Flash器件编程(写)操作能力和效率。
因此，在55nm及以下工艺中，如何依据现有技术中的工艺设备来降低Nor Flash的WL电阻成了本领域技术人员致力研究的方向。
发明内容
本发明提供了一种Nor Flash制备方法及其结构，通过本发明提供的制备方法可在Flash器件的控制栅形成一金属硅化物层，进而可有效的增大控制栅的电容，进而提高Flash器件编程(写)操作能力和效率。
本发明采用的技术方案为：
一种Flash器件制备方法，其中，包括以下步骤：
步骤S1：提供一具有底部衬底的半导体器件，于该底部衬底上设置单元器件区和高压器件区，并在位于所述单元器件区的衬底之上设置若干第一堆叠栅结构，在位于所述高压器件区的衬底之上设置第二堆叠栅结构，且所述第一堆叠栅结构和所述第二堆叠栅结构均包括一控制栅；
步骤S2：制备一层氧化层后，在相邻的所述第一堆叠栅结构之间的衬底内形成源漏掺杂区；
步骤S3：涂覆一有机电介质层并对该有机电介质层进行刻蚀，使得剩余的有机电介质层的顶部高度介于所述控制栅的顶部高度与底部高度之间；
步骤S4：以所述剩余的有机电介质层为阻挡层刻蚀去除暴露的氧化层；移除该剩余的有机电介质层，暴露出剩余的氧化层；
步骤S5：对所述剩余的氧化层进行减薄，形成底部氧化层；
步骤S6：沉积一层金属层，并进行第一退火工艺，部分所述金属层与所述源漏掺杂区及控制栅反应，于所述源漏极上表面及控制栅内形成金属硅化物层；利用湿法蚀刻选择性移除未与衬底反应的金属层，继续进行第二退火工艺以降低器件电阻。上述的制备方法，其中，所述金属硅化物位于单元器件区和高压器件区的源漏掺杂区的部分上表面，以及位于第一堆叠栅结构的控制栅部分内部侧壁及第二堆叠栅结构的控制栅顶部。
上述的制备方法，其中，所述第一堆叠栅结构和第二堆叠栅结构自下而上均设置有隧穿氧化层、浮栅、介质层和控制栅；
其中，位于所述第一堆叠栅结构的控制栅之上还设置有一层氮化硅层。
上述的制备方法，其中，采用LPCVD工艺制备所述氧化层。
上述的制备方法，其中，采用湿法刻蚀工艺去除暴露的氧化层。
上述的制备方法，其中，采用干法刻蚀工艺对所述剩余的氧化层进行减薄并形成所述底部氧化层，且所述底部氧化层厚度小于
上述的制备方法，对所述剩余的氧化层进行干法蚀刻，因干法蚀刻各向异性的特质保证底部蚀刻到目标厚度(<100A)的同时侧壁的氧化层被蚀刻的量非常少，形成足够的侧墙保护以及底部剩余的氧化层厚度足以保证后续工艺中Ni能够钻蚀进去形成镍硅化合物(Ni silicide)；
上述的制备方法，其中，采用湿法刻蚀去除所述剩余的有机电介质层。
上述的制备方法，其中，采用自对准工艺沉积所述金属层。
上述的制备方法，其中，所述金属层材质为镍铂合金。
上述的制备方法，其中，沉积所述金属层的厚度大于
本发明还提供了一种Flash器件，其中，所述器件包括一底部衬底，所述衬底上设置单元器件区和高压器件区，位于所述单元器件区的衬底之上设置有若干第一堆叠栅结构，位于所述高压器件区的衬底之上设置有第二堆叠栅结构，所述第一堆叠栅结构和第二堆叠栅结构的底部两侧位于衬底内设置有源漏掺杂区；所述第一堆叠栅结构和第二堆叠栅结构自下而上均设置有隧穿氧化层、浮栅、介质层和控制栅；
其中，所述单元器件区和高压器件区的源漏极掺杂区的部分上表面以及所述第一堆叠栅结构和第二堆叠栅结构的控制栅内均形成有金属硅化物层。
上述的器件，其中，所述第一堆叠栅结构的控制栅顶部还设置有一氮化硅层。
上述的器件，其中，所述第二堆叠栅结构的两侧形成有侧壁结构。
上述的器件，其中，所述第一堆叠栅结构和侧壁结构的两侧还形成有底部氧化层；所述底部氧化层的顶部高度介于所述控制栅的顶部高度与底部高度之间。
上述的器件，其中，所述金属硅化物层为镍硅化合物。
由于本发明采用了以上技术方案，通过在控制栅内形成金属硅化物，进而可有效降低Flash器件的WL电阻，有利于提高Flash器件编程(写)操作能力和擦写速度，同时改善了单元器件区的循环特性及RC(resistance capacitance)延迟特性。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
图1为现有技术中Flash器件的布局示意图；
图2为现有技术中Flash器件单元器件区和高压器件区的截面图；
图3～13为本发明提供的一种Flash器件制备方法的流程图；
图14为本发明提供的一种Flash器件截面图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步的说明：
本发明提供了一种NorFlash制备方法及其结构，参照图3～13所示，具体步骤如下：
步骤S1：提供一半导体器件，其用以制备Nor Flash，其包括单元器件区(cell)和高压器件区(HV，High Voltage)，位于单元器件区的衬底1之上设置有若干第一堆叠栅结构；位于高压器件区的衬底1之上设置有第二堆叠栅结构，第一堆叠栅结构和第二堆叠栅结构自下而上依次均设置有浮栅2、介质层、控制栅3。其中，第一堆叠栅结构和第二堆叠栅结构与衬底1之间均形成有一隧穿氧化层，在单元器件区控制栅3顶部还形成有一氮化硅层4，其作用为刻蚀停止层。制备该器件的相关工艺步骤为本领域公知常识，故在此不予赘述，相关结构如图3所示。
步骤S2：制备一氧化层5将单元器件区和高压器件区暴露的表面予以覆盖，优选的，该氧化层5为采用LPCVD(low pressure chemical vapor deposition，低压化学气相沉积)工艺制备的氧化硅层，如图4所示；
进行图案化工艺，暴露出单元器件区源漏极的窗口，然后进行离子注入工艺，在单元器件区形成源漏掺杂区，如图5所示。
步骤S3：涂覆一层有机电介质层6(ODL，Organic dielectric layer)将单元器件区和高压器件区均予以覆盖，如图6所示；然后回蚀该有机电介质层6，并使得剩余的有机电介质层6′的顶部位置位于控制栅3的上表面与其下表面之间的高度区间，如图7所示。
步骤S4：以剩余的有机电介质层6′为阻挡层，并采用湿法刻蚀工艺刻蚀去除暴露的氧化层5，如图8所示；之后再采用另一种湿法清洗液移除剩余的有机电介质层6′，以暴露出剩余的氧化层5′。由于是以剩余有机电介质层6′为阻挡层对氧化层5进行刻蚀，所以剩余氧化层5′的顶面同样位于控制栅3的上下表面之间，如图9所示。
步骤S5：对剩余的氧化层5′进行减薄，形成底部氧化层5″。在本发明的实施例中，优选采用干法刻蚀工艺(各向异性刻蚀)对剩余的氧化层5′进行减薄，并通过控制刻蚀的反应条件，保证底部蚀刻到目标厚度(<100A)的同时侧壁的氧化层被蚀刻的量非常少，形成足够的侧墙保护以及底部剩余的氧化层厚度，足以保证后续工艺中Ni能够钻蚀进去在进而形成Ni silicide；同时需要保证底部氧化层5″的顶面要位于控制栅3的底部之上，以对控制栅3下方的介质层和浮栅2形成保护作用，如图10所示。步骤S6：沉积一层金属层7将高压器件区和单元器件区的表面进行覆盖，优选的，采用自对准工艺沉积一层镍铂合金层(NiPt)，且沉积的金属层7厚度要大于具体的为在沉积Ni金属层后，再掺杂一定量的Pt，然后还可于表面沉积一层TiN，以避免Ni产生氧化，如图11所示。
继续进行第一退火工艺，使得金属层7与接触的多晶硅产生反应，在单元器件区和高压器件区的源漏极上表面及控制栅3内形成金属硅化物层8，然后利用湿法蚀刻选择性移除未与硅衬底反应的金属层，继续进行第二退火工艺以降低器件电阻，如图12所示。
其中，在第一堆叠栅的控制栅内部的部分侧壁形成金属硅化物层8，而在第一堆叠栅的控制栅3的顶部形成金属硅化物层8，这是由于单元器件区的底部氧化层5″将浮栅2、介质层及部分控制栅3侧壁进行覆盖，因此使得在进行退火工艺后，金属层7与单元器件区的控制栅3侧壁的多晶硅产生反应，进而形成在内部侧壁金属硅化物层8。而在高压器件区，由于堆叠栅两侧的侧壁9对堆叠栅形成了保护，因此金属层7只与高压器件区的控制栅3的顶部多晶硅产生反应，进而在第二堆叠栅的控制栅3顶部形成金属硅化物层8，具体可参照图12所示。
进一步的，由于本发明制备的底部氧化层5″材质为氧化硅，由于氧化硅的致密性较差，在进行退火时，沉积的金属层能够容易穿透该底部氧化层5″进而在源漏极掺杂区形成金属硅化物，并且由于字线的上半部是裸露的硅可与Ni反应形成镍硅化合物(NiSilicide)，降低字线电阻；同时本发明通过调整刻蚀的条件进而使得底部氧化层5″厚度小于可避免由于底部氧化层5″厚度较厚从而对源漏掺杂区的金属硅化物形成造成不利影响，使得器件性能得以保证。
步骤S7：沉积一层间介质层将单元器件区和高压器件区进行覆盖并进行CMP(化学机械研磨)后，如图13所示，进行后续的互连线工艺，后续步骤采用现有技术中所惯用的技术手段，故在此不予赘述。
本发明通过以上工艺在Flash的控制栅内形成了金属硅化物，相比较现有技术中55nm及以下技术节点制备的Flash器件降低了控制栅电阻，进而有效的增大控制栅的电容，从而提高Flash器件编程(写)操作能力和擦写效率，进而提高单元区的循环性能，并改善RC(resistance capacitance)延迟，提升Flash的器件性能。
同时本发明还提供了一种Flash器件，如图14所示，包括单元器件区(cell)和高压器件区(HV)，单元器件区和高压器件区均包括一底部硅衬底101，单元器件区的衬底101之上设置有若干第一堆叠栅结构；位于高压器件区的衬底101之上设置有第二堆叠栅结构，第一堆叠栅结构和第二控制栅结构自下而上依次均包括有浮栅102、介质层、控制栅103，且第一堆叠栅结构和第二控制栅结构与衬底101之间都还设置有一隧穿氧化层；其中，在第一堆叠栅结构的控制栅103顶部还设置有一氮化硅层104；在高压器件区的第二堆叠的两侧形成有侧壁结构109；以及，在高压器件区和单元器件区还形成有一底部氧化层105，底部氧化层105将第一堆叠栅结构和侧壁结构109的两侧予以覆盖；，且该底部氧化层105的顶部高度介于控制栅103的顶部高度与底部高度之间，以将位于控制栅103下方的浮栅102的侧壁以及介质层侧壁完全进行覆盖，以形成对浮栅102的保护作用。
在单元器件区和高压器件区的源漏极顶部，以及在第一堆叠栅结构的控制栅103部分内部侧壁和高压器件区的控制栅103顶部形成有金属硅化物层106，该金属硅化物层106为镍硅化合物(Ni Silici de)，有利于降低字线(WL)电阻，进而提升Nor Flash器件性能。
本发明提供之Nor Flash的控制栅内形成有金属硅化物，相比较现有技术中55nm及以下技术节点制备的Flash器件进而降低了控制栅电阻，进而可有效的增大控制栅的电容，进而提高Flash器件编程(写)操作能力和效率，提高提高单元区的循环性能，并改善RC(resistance capacitance)延迟，提升Flash的器件性能。
综上所述，由于本发明采用了以上技术方案，通过在Nor Flash的控制栅内制备形成金属硅化物，相比较传统工艺制备的Nor Flash而言，有效降低了WL电阻，提升单元区的编程能力的擦/写效率，并改善升单元区的循环特性以及RC延迟，同时本发明可适用于55nm及以下工艺中，有利于进一步缩小关键尺寸，制备出体积更小、性能更好的Flash器件，进而满足人们对高性能存储器的不断追求。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (15)
1.一种Flash器件制备方法，其特征在于，包括以下步骤：
步骤S1：提供一具有底部衬底的半导体器件，于该底部衬底上设置单元器件区和高压器件区，并在位于所述单元器件区的衬底之上设置若干第一堆叠栅结构，在位于所述高压器件区的衬底之上设置第二堆叠栅结构，且所述第一堆叠栅结构和所述第二堆叠栅结构均包括一控制栅；
步骤S2：制备一层氧化层后，在相邻的所述第一堆叠栅结构之间的衬底内形成源漏掺杂区；
步骤S3：涂覆一有机电介质层并对该有机电介质层进行刻蚀，使得剩余的有机电介质层的顶部高度介于所述控制栅的顶部高度与底部高度之间；
步骤S4：以所述剩余的有机电介质层为阻挡层刻蚀去除暴露的氧化层；移除该剩余的有机电介质层，暴露出剩余的氧化层；
步骤S5：对所述剩余的氧化层进行减薄，形成底部氧化层；
步骤S6：沉积一层金属层，并进行第一退火工艺，部分所述金属层与所述源漏掺杂区及控制栅反应，于所述源漏极上表面及控制栅内形成金属硅化物层；刻蚀选择性移除未与衬底反应的金属层，继续进行第二退火工艺以降低器件电阻。
2.如权利要求1所述的制备方法，其特征在于，所述金属硅化物位于单元器件区和高压器件区的源漏掺杂区的部分上表面，以及位于第一堆叠栅结构的控制栅部分内部侧壁及第二堆叠栅结构的控制栅顶部。
3.如权利要求1所述的制备方法，其特征在于，所述第一堆叠栅结构和第二堆叠栅结构自下而上均设置有隧穿氧化层、浮栅、介质层和控制栅；
其中，位于所述第一堆叠栅结构的控制栅之上还设置有一层氮化硅层。
4.如权利要求1所述的制备方法，其特征在于，采用LPCVD工艺制备所述氧化层。
5.如权利要求1所述的制备方法，其特征在于，采用湿法刻蚀工艺去除暴露的氧化层。
6.如权利要求1所述的制备方法，其特征在于，采用湿法刻蚀去除所述剩余的有机电介质层。
7.如权利要求1所述的制备方法，其特征在于，采用干法刻蚀工艺对所述剩余的氧化层进行减薄并形成所述底部氧化层，且所述底部氧化层厚度小于
8.如权利要求1所述的制备方法，其特征在于，采用自对准工艺沉积所述金属层。
9.如权利要求1所述的制备方法，其特征在于，所述金属层的材质为镍铂合金。
10.如权利要求1所述的制备方法，其特征在于，沉积所述金属层的厚度大于
11.一种Flash器件，其特征在于，所述器件包括一底部衬底，所述衬底上设置单元器件区和高压器件区，位于所述单元器件区的衬底之上设置有若干第一堆叠栅结构，位于所述高压器件区的衬底之上设置有第二堆叠栅结构，所述第一堆叠栅结构和第二堆叠栅结构的底部两侧位于衬底内设置有源漏掺杂区；所述第一堆叠栅结构和第二堆叠栅结构自下而上均设置有隧穿氧化层、浮栅、介质层和控制栅；
其中，所述单元器件区和高压器件区的源漏极掺杂区的部分上表面以及所述第一堆叠栅结构的控制栅部分内部侧壁和第二堆叠栅结构的控制栅顶部均形成有金属硅化物层。
12.如权利要求11所述的器件，其特征在于，所述第一堆叠栅结构的控制栅顶部还设置有一氮化硅层。
13.如权利要求11所述的器件，其特征在于，所述第二堆叠栅结构的两侧形成有侧壁结构。
14.如权利要求13所述的器件，其特征在于，所述第一堆叠栅结构和侧壁结构的两侧还形成有底部氧化层；所述底部氧化层的顶部高度介于所述控制栅的顶部高度与底部高度之间。
15.如权利要求11所述的器件，其特征在于，所述金属硅化物层为镍硅化合物。
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