KR20000074605A - 반도체 소자 제조방법 - Google Patents
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Abstract
MDL(Merged Dram and Logic) 제조시 SBL용 절연막을 서로 다른 식각 선택비를 갖는 "산화막/질화막"의 적층 구조로 가져가 주므로써, 공정 진행상의 어려움(예컨대, 정확한 에치 타임 조절의 어려움)없이도 충분한 에치 마진(etch margin)을 확보할 수 있도록 하여 선택적 실리사이드막 형성시 절연막 테일로 인해 야기되던 로직 형성부에서의 공정 불량 발생을 막을 수 있도록 한 반도체 소자 제조방법이 개시된다. 이를 위하여 본 발명에서는, 반도체 기판 상에 게이트 전극을 형성하는 공정과; 상기 게이트 전극의 양 측벽에 질화막 재질의 스페이서를 형성하는 공정과; 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 공정과; 상기 결과물 전면에 서로 다른 식각 선택비를 갖는 "산화막/질화막" 적층 구조의 SBL용 절연막을 형성하는 공정과; 상기 게이트 전극 상단에 상기 절연막을 이루는 상기 산화막만이 잔존되도록, 상기 질화막을 충분한 두께 식각처리하여 디램 셀 형성부의 액티브 영역 상에만 상기 질화막을 잔존시키는 공정과; 상기 질화막이 잔존되지 않은 부분의 상기 산화막을 제거하는 공정; 및 표면이 노출된 디램 셀 형성부의 상기 게이트 전극 및 로직 형성부의 상기 게이트 전극과 상기 액티브 영역 상에 각각 실리사이드막을 형성하는 공정으로 이루어진 반도체 소자 제조방법이 제공된다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 공정 불량 발생없이도 고집적화된 디램(DRAM)과 로직(logic)이 머지(merge)된 MDL(Merged Dram and Logic)의 선택적 실리사이드막 형성이 가능하도록 한 반도체 소자 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 소비자의 다양한 욕구에 부응하기 위하여 시스템 온 칩(system on chip) 제품의 전 단계로서 메모리(예컨대, 디램)와 로직이 하나의 칩에 머지되는 형태의 복합 칩(예컨대, MDL)이 탄생하게 되었다.
이 MDL 복합 칩은 개별적인 메모리 제품과 로직 제품을 하나의 칩 안에 구현하기 때문에 소형화, 저전력화, 고속화 및 낮은 EMI(electro magnetic interferance) 노이즈 실현이 가능하다는 등의 장점을 지녀, 최근 많은 분야에서 이의 개발과 관련된 연구가 활발하게 진행되고 있다.
상기 MDL 제조시에는 통상, 액티브 영역과 게이트 전극의 저항을 낮추어 전류 구동 능력을 크게 하고, 콘택 저항을 낮추어 소자 특성의 콘택 레이 아웃 의존도를 줄여 주기 위하여 반도체 소자의 전 영역(예컨대, 디램 셀 형성부와 로직 형성부의 게이트 전극 및 액티브 영역)에 걸쳐 실리사이드막을 형성하고 있다.
이는 MDL 복합 칩의 집적도가 증가될 경우, 게이트 전극의 선폭 및 콘택 사이즈의 축소로 인해 콘택 저항과 시트(sheet) 저항이 높아지는 현상이 야기되어져, 반도체 소자가 고속 동작을 수행할 수 없을 뿐 아니라 RC 타임 딜레이로 인한 신호 지연 및 전력 소모 증가 등과 같은 형태의 신뢰성 저하 현상이 발생되므로, 이를 방지하기 위함이다.
그러나, 이와 같이 반도체 소자의 전 영역에 걸쳐 실리사이드막을 형성할 경우에는 디램 셀 형성부의 액티브 영역에 형성된 실리사이드막으로 인해 메모리 셀 영역(특히, 스토리지 노드가 형성될 액티브 영역)의 정션 리키지(junction leakage)가 증가하게 되어 커패시터의 데이터 저장 능력이 떨어지는 현상이 초래되므로, 디램 셀의 리프레쉬 특성이 저하되는 불량이 발생하게 된다.
이를 해결하기 위하여, 최근에는 디램 셀 형성부에서의 실리사이드막 형성은 피하면서 로직 형성부의 액티브 영역(소오스·드레인 영역)과 게이트 전극 상에만 선택적으로 실리사이드막을 형성하는 기술이 제안된 바 있다.
소자의 특정 부분에만 선택적으로 실리사이드막을 형성하는 방법에는 여러 가지가 있으나 이중 가장 일반적으로 사용되어 왔던 기술로서, 크리티컬(criticle)한 수준의 광식각(photolithography)을 이용하여 실리사이드막이 형성될 부분을 제외한 영역에만 실리사이드 블로킹막(silicide blocking layer:이하, SBL이라 한다)을 남긴 뒤, SBL이 제거된 부분에만 선택적으로 실리사이드막을 형성해 주는 방법은 식각 공정 진행시 미스얼라인을 감안하여 실리사이드막이 형성될 부분과 SBL의 양쪽 마진을 모두 확보해 주어야 하는 공정 진행상의 어려움이 뒤따르므로, 현재는 이를 개선한 새로운 형태의 선택적 실리사이드막 형성 기술을 적용하여 MDL을 제조하고 있는 추세이다.
도 1a 내지 도 1c에는 이와 관련된 MDL의 선택적 실리사이드막 형성방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 제 3 단계로 구분하여 살펴보면 다음과 같다. 상기 도면에서 A로 표시된 부분은 메모리 셀 형성부를 나타내고, B로 표시된 부분은 로직 형성부를 나타낸다.
제 1 단계로서, 도 1a에 도시된 바와 같이 필드 산화막(12)이 구비된 반도체 기판(실리콘 기판)(10) 상에 폴리실리콘 재질의 게이트 전극(14)을 형성한 후, 이를 마스크로 이용하여 기판(10) 상으로 저농도의 불순물을 이온주입하여 LDD(미 도시)를 형성하고, 게이트 전극(14)의 양 측벽에 절연막(예컨대, 산화막) 재질의 스페이서(16)를 형성한 다음, 게이트 전극(14)과 스페이서(16)를 마스크로 이용하여 기판(10) 상으로 고농도 불순물을 이온주입하여 게이트 전극(14) 양 에지측의 기판
(10) 내부에 소오스·드레인용 액티브 영역(미 도시)을 형성한다. 이어, 게이트 전극(14)과 스페이서(16)를 포함한 기판(10) 전면에 얇은 두께의 에치스토퍼막(etch stopper film)(18)을 형성하고, 그 전면에 산화막 재질의 SBL용 절연막(20)을 형성한다. 이때, 상기 절연막(10)은 게이트 전극(14)과 게이트 전극(14)간의 간격 (space)이 좁은 디램 셀 형성부(A)의 액티브 영역에서는 상기 액티브 영역이 충분히 채워질 정도의 두꺼운 두께로 형성되고, 게이트 전극(14)과 게이트 전극(14) 간의 간격이 넓은 로직 형성부(B)의 액티브 영역에서는 디램 셀 형성부(A)쪽보다 상대적으로 얇은 두께로 형성된다.
제 2 단계로서, 도 1b에 도시된 바와 같이 게이트 전극(14) 상의 에치스토퍼막(18) 표면이 노출될 때까지 상기 절연막(20))을 습식식각하여, 디램 셀 형성부
(A)의 게이트 전극(14) 간의 액티브 영역 상에만 자기 정합적으로 수백Å 이상의 SBL용 절연막(20)을 잔존시킨다.
제 3 단계로서, 도 1c에 도시된 바와 같이 절연막(20)이 남겨진 부분을 제외한 영역의 에치스토퍼막(18)을 건식식각하여 실리사이드막 형성부(예컨대, 디램 셀 형성부(A)의 게이트 전극 표면 및 로직 형성부(B)의 게이트 전극 표면과 액티브 영역 표면)를 노출시키고, 상기 결과물 전면에 Co, Ti, Ni 재질의 고융점 금속을 형성한 다음, 열처리를 실시한다. 이때, 절연막(20)이 제거된 영역에서는 실리콘과 고융점 금속이 반응되어져 저저항 금속인 실리사이드막(22)이 형성되는 반면, 절연막(20)이 남겨진 영역이나 스페이서(16)가 형성된 영역에서는 실리콘과 고융점 금속이 반응하지 못하여 고융점 금속이 미반응 금속으로 남게 된다. 이어, 미반응된 고융점 금속을 황산을 이용하여 제거해 주므로써, 본 공정 진행을 완료한다.
그러나, 이와 같이 MDL의 선택적 실리사이드막 형성 공정을 진행할 경우에는 소자 제조시 다음과 같은 문제가 발생된다.
디램 셀 형성부(A)의 액티브 영역 상에만 선택적으로 수백Å 두께의 SBL용 절연막(20)을 잔존시키기 위하여, 게이트 전극(14) 상의 에치스토퍼막(14) 표면이 노출될 때까지 SBL용 절연막(20)을 습식식각해 주는 방식으로 공정 진행이 이루어지고 있기는 하나, 상기 공정 조건하에서는 실 공정을 진행할 때 로직 형성부(B)의 액티브 영역중 스페이서(16) 바깥쪽에 해당되는 부분(도 1b에서 참조부호 Ⅰ로 표시된 부분)에 절연막 테일(tail)이 잔존되는 불량이 빈번하게 발생된다.
로직 형성부(B)의 액티브 영역에 절연막 테일이 잔존될 경우, 후속 건식식각 과정에서 그 하단의 에치스토퍼막(18)도 제거되지 못하고 잔존되게 되므로 결국 이 부분에서는 실리사이드막 형성이 이루어지지 않게 되고, 그 결과 공정 불량이 초래되게 된다.
도 2에는 로직 형성부(B)에 상기에 언급된 형태의 불량이 발생되었을 때의 소자 구조를 도시한 요부 상세도가 제시되어 있다. 도 2에서 20a는 절연막 테일을 나타내고, 그 하단에 놓여진 참조번호 18로 표시된 부분은 상기 절연막 테일로 인해 식각되지 못하고 잔존된 에치스토퍼막을 나타낸다.
이러한 제반 문제를 해결하기 위해서는 선택적 실리사이드막 형성시 에치스토퍼막(18)의 표면 노출과 상관없이 SBL용 절연막(20)을 충분히 습식식각시켜 주거나 혹은 로직 형성부(B)의 액티브 영역에 SBL용 절연막(20)이 잔존되지 않도록 에치 타임을 정확하게 제어해 주는 방식으로 공정을 진행해 주어야 하는데, 전자의 경우는 디램 셀 형성부(A)의 액티브 영역에도 실리사이드막이 형성될 수 있다는 문제가 뒤따르고, 후자의 경우는 습식식각시 에치 타임을 정확하게 제어하는 것이 현실적으로 쉽지 않아 아직 이의 해결책이 제시되지 않고 있는 상태이다.
이에 본 발명의 목적은, MDL을 제조시 SBL용 절연막을 서로 다른 식각 선택비를 갖는 "산화막/질화막"의 적층 구조로 가져가 주므로써, 공정 진행상의 어려움(예컨대, 정확한 에치 타임 조절의 어려움)없이도 충분한 에치 마진(etch margin)을 확보할 수 있도록 하여 선택적 실리사이드막 형성시 절연막 테일로 인해 야기되던 로직 형성부에서의 공정 불량 발생을 막을 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.
도 1a 내지 도 1c는 종래 MDL의 선택적 실리사이드막 형성방법을 도시한 공정수순도,
도 2는 도 1a 내지 도 1c에 제시된 공정수순에 의거하여 선택적 실리사이드막을 형성할 때 로직 형성부에서 발생될 수 있는 불량 형태를 도시한 요부 상세도,
도 3a 내지 도 3d는 본 발명에 의한 MDL의 선택적 실리사이드막 형성방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 게이트 전극을 형성하는 공정과; 상기 게이트 전극의 양 측벽에 질화막 재질의 스페이서를 형성하는 공정과; 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 공정과; 상기 결과물 전면에 서로 다른 식각 선택비를 갖는 "산화막/질화막" 적층 구조의 SBL용 절연막을 형성하는 공정과; 상기 게이트 전극 상단에 상기 절연막을 이루는 상기 산화막만이 잔존되도록, 상기 질화막을 충분한 두께 식각처리하여 디램 셀 형성부의 액티브 영역 상에만 상기 질화막을 잔존시키는 공정과; 상기 질화막이 잔존되지 않은 부분의 상기 산화막을 제거하는 공정; 및 표면이 노출된 디램 셀 형성부의 상기 게이트 전극 및 로직 형성부의 상기 게이트 전극과 상기 액티브 영역 상에 각각 실리사이드막을 형성하는 공정으로 이루어진 반도체 소자 제조방법이 제공된다.
상기와 같이 공정을 진행할 경우, SBL용 절연막이 "산화막/질화막"의 적층 구조를 가지도록 형성되므로, 두 막질간의 식각률(etch-rate) 차이를 이용하여 디램 셀 형성부의 액티브 영역 상에만 수백Å 두께의 질화막이 잔존되도록 식각 공정을 진행할 수 있게 되어, 이후 질화막이 잔존되지 않은 부분의 산화막만을 제거해 주는 방식으로 간단하게 디램 셀 형성부의 게이트 전극, 그리고 로직 형성부의 게이트 전극과 액티브 영역 표면을 모두 노출시킬 수 있게 된다. 따라서, 절연막 테일로 인해 로직 형성부에서 야기되던 공정 불량 발생을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 3a 내지 도 3d는 본 발명에서 제안된 MDL의 선택적 실리사이드막 형성방법을 도시한 공정수순도를 나타낸 것이다. 이를 참조하여 그 제조방법을 제 4 단계로 구분하여 살펴보면 다음과 같다. 상기 도면에서 A로 표시된 부분은 메모리 셀 형성부를 나타내고, B로 표시된 부분은 로직 형성부를 나타낸다.
제 1 단계로서, 도 3a에 도시된 바와 같이 필드 산화막(102)이 구비된 반도체 기판(실리콘 기판)(100) 상에 폴리실리콘 재질의 게이트 전극(104)을 형성한 후, 이를 마스크로 이용하여 기판(100) 상으로 저농도의 불순물을 이온주입하여 LDD(미 도시)를 형성하고, 게이트 전극(104)을 포함한 기판(100) 전면에 질화막 재질의 절연막을 형성한 다음 이를 에치백하여 게이트 전극(104)의 양 측벽에 질화막 재질의 스페이서(106)를 형성한다. 이어, 상기 게이트 전극(104)과 스페이서(106)를 마스크로 이용하여 기판(100) 상으로 고농도 불순물을 이온주입하여 게이트 전극(104) 양 에지측의 기판(100) 내부에 소오스·드레인용 액티브 영역(미 도시)을 형성하고, 상기 결과물 전면에 서로 다른 식각 선택비를 갖는 "산화막(108)/질화막
(110)" 적층 구조의 SBL용 절연막을 형성한다. 이때, 상기 절연막을 이루는 산화막
(108)은 O3TEOS 계열의 산화막으로 형성되며, 막질 증착시 디램 셀 형성부(A)의 스페이서(106) 바깥쪽으로 형성되는 산화막(108)이 액티브 영역 상에서 서로 맞닿지 않도록 그 증착 두께를 조절해 주어야 한다. 따라서, 이 상태에서 질화막(110) 증착 공정을 실시하게 되면 디램 셀 형성부(A)의 액티브 영역 상에서는 실제 증착량 보다 높은 두께의 질화막(110)이 형성되게 되고, 로직 형성부(B)에서는 실제 증착량에 해당되는 두께의 질화막(110)이 형성되게 된다.
이와 같이 SBL용 절연막을 "산화막(108)/질화막(110)" 적층 구조로 가져간 것은 두 막질간의 식각률 차이를 이용하여 공정 진행상의 어려움(예컨대, 정확한 에치 타임 조절의 어려움)없이도 용이하게 디램 셀 형성부의 액티브 영역 상에만 선택적으로 수백Å 두께의 질화막을 잔존시키기 위함이다.
제 2 단계로서, 도 3b에 도시된 바와 같이 게이트 전극(104) 상단에 상기 SBL용 절연막을 이루는 산화막(108)만이 잔존되도록 질화막을 충분한 두께 식각처리하여 디램 셀 형성부(A)의 액티브 영역 상에만 수백Å 두께의 질화막(110)을 잔존시킨다. 이때, 상기 질화막(110)은 산화막(108)에 대해 우수한 식각 선택비를 갖는 케미컬을 에천트로 사용한 습식식각법이나 블랭킷 에치백 공정을 적용한 건식식각법으로 식각된다.
제 3 단계로서, 도 3c에 도시된 바와 같이 질화막(110)이 잔존되어 있지 않은 부분의 산화막(108)만을 제거하여, 실리사이드막 형성부(예컨대, 디램 셀 형성부(A)의 게이트 전극(104) 표면 및 로직 형성부(B)의 게이트 전극(104) 표면과 액티브 영역 표면)를 노출시킨다. 이때, 상기 산화막(108)은 질화막(110)에 대해 우수한 식각 선택비를 갖는 케미컬을 에천트로 사용한 습식식각법이나 블랭킷 에치백 공정을 적용한 건식식각법으로 제거된다.
제 4 단계로서, 도 3d에 도시된 바와 같이 상기 결과물 전면에 Co, Ti, Ni 재질의 고융점 금속을 형성하고, 열처리를 실시한다. 이때, SBL용 절연막이 모두 제거된 영역에서는 실리콘과 고융점 금속이 반응되어져 저저항 금속인 실리사이드막(112)이 형성되는 반면, SBL용 절연막을 이루는 산화막(108)이나 질화막(110)이 남겨진 영역에서는 실리콘과 고융점 금속이 반응하지 못하여 고융점 금속이 미반응 금속으로 남게 된다. 이어, 미반응된 고융점 금속을 황산을 이용하여 제거해 주므로써, 본 공정 진행을 완료한다.
그 결과, 반도체 기판(100) 상에는 게이트 전극(104)이 형성되고, 게이트 전극(104)의 양 측벽에는 질화막 재질의 스페이서(106)가 형성되며, 게이트 전극
(104) 양 에지측의 기판(100) 내부에는 소오스·드레인용 액티브 영역이 형성되고, 디램 셀 형성부(A)의 상기 게이트 전극(104) 간의 액티브 영역 상에는 "산화막(108) "산화막(108)/질화막(110)" 적층 구조의 SBL용 절연막이 형성되며, 디램 셀 형성부(A)의 게이트 전극(104) 및 로직 형성부(B)의 게이트 전극(104)과 액티브 영역 상에는 실리사이드막(112)이 형성되어 있는 구조의 반도체 소자가 완성된다.
이와 같이 공정을 진행할 경우, SBL용 절연막을 이루는 두 막질 간의 식각률 차이를 이용하여 소자 제조시 충분한 에치 마진을 확보할 수 있게 되므로, 공정 진행상의 어려움없이도 디램 셀 형성부(A)의 액티브 영역 상에만 선택적으로 수백Å 두께의 질화막이 잔존되도록 식각 공정을 진행할 수 있게 되고, 그 결과 이후 질화막(110) 잔존이 이루어지지 않은 부분의 산화막(108)만을 제거해 주는 방식으로 간단하게 실리사이드막이 형성될 부분을 노출시킬 수 있게 되므로 로직 형성부(B)의 액티브 영역에 절연막 테일이 발생되는 것을 막을 수 있게 되어 공정 불량 발생을 사전에 차단할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, MDL 제조시 SBL용 절연막을 "산화막/질화막"의 적층 구조로 가져가 주므로써, 상기 절연막을 이루는 두 막질 간의 식각률 차이를 이용하여 소자 제조시 충분한 에치 마진을 확보할 수 있게 되므로, 선택적 실리사이드막 형성시 로직 형성부의 액티브 영역에서 절연막 테일로 인해 야기되던 공정 불량을 막을 수 있게 된다.
Claims (3)
- 반도체 기판 상에 게이트 전극을 형성하는 공정과;상기 게이트 전극의 양 측벽에 질화막 재질의 스페이서를 형성하는 공정과;상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 공정과;상기 결과물 전면에 서로 다른 식각 선택비를 갖는 "산화막/질화막" 적층 구조의 SBL용 절연막을 형성하는 공정과;상기 게이트 전극 상단에 상기 절연막을 이루는 상기 산화막만이 잔존되도록, 상기 질화막을 충분한 두께 식각처리하여 디램 셀 형성부의 액티브 영역 상에만 상기 질화막을 잔존시키는 공정과;상기 질화막이 잔존되지 않은 부분의 상기 산화막을 제거하는 공정; 및표면이 노출된 디램 셀 형성부의 상기 게이트 전극 및 로직 형성부의 상기 게이트 전극과 상기 액티브 영역 상에 각각 실리사이드막을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 절연막을 이루는 상기 질화막은 상기 산화막에 대해 우수한 식각 선택비를 갖는 케미컬을 에천트로 사용한 습식식각법이나 블랭킷 에치백 공정을 적용한 건식식각법으로 식각하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 절연막을 이루는 상기 산화막은 상기 질화막에 대해 우수한 식각 선택비를 갖는 케미컬을 에천트로 사용한 습식식각법이나 블랭킷 에치백 공정을 적용한 건식식각법으로 제거하는 것을 특징으로 하는 반도체 소자 제조방법.
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