CN107437548B - 一种半导体器件及其制造方法、电子装置 - Google Patents

Abstract

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在其上形成有由浮栅和控制栅构成的栅极结构，在栅极结构的两侧形成有侧壁；在半导体衬底上形成层间介电层，覆盖栅极结构和侧壁；在位于存储单元区的非有源区的层间介电层中形成第一通孔，并在第一通孔中填充第一阻挡层；回蚀刻第一阻挡层，直至露出控制栅的上部侧壁；在露出的控制栅的上部侧壁上形成金属硅化物；形成第二阻挡层，以填充位于第一阻挡层上方的开口；在层间介电层中形成电性连接存储单元区的源区的接触塞；在层间介电层中形成露出接触塞和控制栅的第二通孔；在第二通孔中形成上部电性连接字线的引线层。根据本发明，可以有效降低字线的阻抗。

Description

一种半导体器件及其制造方法、电子装置

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。

背景技术

对于非易失性存储器而言，当其存储单元的特征尺寸小于55nm时，有源区的节距小于120nm，控制栅的节距小于230nm，维持存储单元的良好编程和擦除性能受到挑战。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有由浮栅和控制栅构成的栅极结构，在所述栅极结构的两侧形成有侧壁；在所述半导体衬底上形成层间介电层，覆盖所述栅极结构和侧壁；在位于存储单元区的非有源区的所述层间介电层中形成第一通孔，并在所述第一通孔中填充第一阻挡层；回蚀刻所述第一阻挡层，直至露出所述控制栅的上部侧壁；在所述露出的控制栅的上部侧壁上形成金属硅化物；形成第二阻挡层，以填充位于所述第一阻挡层上方的开口；在所述层间介电层中形成电性连接存储单元区的源区的接触塞；在所述层间介电层中形成露出所述接触塞和控制栅的第二通孔；在所述第二通孔中形成上部电性连接字线的引线层。

在一个示例中，所述侧壁包括第一侧壁和第二侧壁，形成所述第一侧壁之前，还包括在所述半导体衬底中形成低掺杂源/漏区的步骤，形成所述第二侧壁之前，还包括在所述半导体衬底中形成重掺杂源/漏区的步骤。

在一个示例中，通过存储单元区光刻、刻蚀工艺形成所述第一通孔。

在一个示例中，形成所述第一通孔之前，还包括在所述层间介电层上形成牺牲层的步骤。

在一个示例中，形成所述第一阻挡层的步骤包括：通过沉积工艺形成构成所述第一阻挡层的材料层，填满所述第一通孔；实施回蚀刻，露出所述牺牲层。

在一个示例中，形成所述第一阻挡层后，还包括执行化学机械研磨去除所述牺牲层的步骤，以降低存储单元区和外围区的台阶高度。

在一个示例中，形成所述接触塞的步骤包括：在所述半导体衬底上形成图案化的掩膜层，以所述掩膜层为掩膜，蚀刻露出的所述层间介电层以接触孔，在所述接触孔中形成所述接触塞。

在一个示例中，所述蚀刻的蚀刻剂为BOE缓冲溶液。

在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。

在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。

根据本发明，可以有效降低字线的阻抗，提升存储单元的编程和擦除性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1L为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的存储单元沿有源区走向的示意性剖面图；

图2A-图2L为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的存储单元沿隔离结构走向的示意性剖面图；

图3A-图3L为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的字线带及其连通的下方元件沿隔离结构走向的示意性剖面图；

图4为根据本发明示例性实施例一的方法依次实施的步骤的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

[示例性实施例一]

首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100的构成材料为未掺杂的单晶硅，其表面晶向为<110>、<111>或其它晶向。在半导体衬底100中形成有各种阱(well)结构、隔离结构，为了简化，图示中予以省略。

在半导体衬底100上形成有栅极结构101，作为示例，栅极结构101包括自下而上层叠的第一栅极介电层101a、第一栅极材料层101b、第二栅极介电层101c、第二栅极材料层101d和栅极硬掩蔽层101e，第一栅极材料层101b构成浮栅，第二栅极材料层101d构成控制栅。所述栅极介电层包括氧化物层，例如二氧化硅(SiO₂)层。所述栅极材料层包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO₂)层；金属硅化物层包括硅化钛(TiSi)层。所述栅极硬掩蔽层包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si₃N₄)层；氮氧化物层包括氮氧化硅(SiON)层。作为示例，在本实施例中，所述栅极介电层为二氧化硅层，所述栅极材料层为多晶硅层，所述栅极硬掩蔽层为氮化硅层。所述栅极介电层、所述栅极材料层以及所述栅极硬掩蔽层的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。

接下来，执行低掺杂离子注入，以在半导体衬底100中形成低掺杂源/漏区102。

对于半导体衬底100中的N型存储器单元区而言，所述低掺杂离子注入的掺杂离子可以是磷离子或者砷离子等。作为示例，当所述低掺杂离子注入的掺杂离子为磷离子时，离子注入的能量范围为1-20keV，离子注入的剂量为1.0×e¹⁴-1.0×e¹⁵cm^-2；当所述低掺杂离子注入的掺杂离子为砷离子时，离子注入的能量范围为2-35keV，离子注入的剂量为1.0×e¹⁴-1.0×e¹⁵cm^-2。

对于半导体衬底100中的P型存储器单元区而言，所述低掺杂离子注入的掺杂离子可以是硼离子或者铟离子等。作为示例，当所述低掺杂离子注入的掺杂离子为硼离子时，离子注入的能量范围为0.5-10keV，离子注入的剂量为1.0×e¹⁴-1.0×e¹⁵cm^-2；当所述低掺杂离子注入的掺杂离子为铟离子时，离子注入的能量范围为10-70keV，离子注入的剂量为1.0×e¹⁴-1.0×e¹⁵cm^-2。

在实施低掺杂离子注入之前或者同时，可选地，实施预非晶化注入(PAI)，以降低短沟道效应。预非晶化注入的注入离子包括锗、碳等Ⅲ族和Ⅴ族离子。

接下来，执行袋状区离子注入，以在半导体衬底100中形成袋状区，为了简化，图示中予以省略。

对于半导体衬底100中的N型存储器单元区而言，所述袋状区离子注入的深度略大于所述低掺杂离子注入的深度，且所述袋状区离子注入的离子与所述低掺杂离子注入的离子导电类型相反，因此，所述袋状区离子注入的掺杂离子可以是硼离子或者铟离子等。

当所述袋状区离子注入的掺杂离子为硼离子时，离子注入的能量范围为3-20keV，离子注入的剂量为1.0×e¹³-9.0×e¹³cm^-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。

当所述袋状区离子注入的掺杂离子为铟离子时，离子注入的能量范围为100-150keV，离子注入的剂量为1.0×e¹³-9.0×e¹³cm^-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。

在选定的离子注入角度下，进行旋转注入，可减小阴影效应并形成对称杂质分布，其离子注入能量、剂量、角度与所述低掺杂离子注入的能量、剂量、角度相对应匹配，其注入能量确保形成的袋状区将低掺杂源/漏区102包裹住，从而有效抑制住由漏致势垒降低(DIBL)所导致的短沟道效应。

对于半导体衬底100中的P型存储器单元区而言，所述袋状区离子注入的掺杂离子可以是磷离子或者砷离子等。

当所述袋状区离子注入的掺杂离子为磷离子时，离子注入的能量范围为5-35keV，离子注入的剂量为1.0×e¹³-1.0×e¹⁴cm^-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。

当所述袋状区离子注入的掺杂离子为砷离子时，离子注入的能量范围为10-50keV，离子注入的剂量为1.0×e¹³-1.0×e¹⁴cm^-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。

接下来，执行快速热退火工艺，以激活低掺杂源/漏区102和所述袋状区中的掺杂离子并消除上述离子注入产生的缺陷。在其它实施例中，也可以采用其它退火方式，应能达到类似的效果。

在本实施例中，所述快速热退火步骤是在所述低掺杂离子注入和所述袋状区离子注入步骤之后进行，但并不以此为限，在其它实施例中，所述快速热退火步骤也可以分两次进行，即在所述低掺杂离子注入步骤之后进行第一次快速热退火步骤以及在所述袋状区离子注入步骤之后进行第二次快速热退火步骤。

如图2A和图3A所示，在隔离结构200上形成有构成控制栅的第二栅极材料层101d，在第二栅极材料层101d的下方形成有第二栅极介电层101c，在第二栅极材料层101d的顶部形成有栅极硬掩蔽层101e。

接着，如图1B所示，在栅极结构101的两侧形成第一侧壁103。作为示例，第一侧壁103的构成材料为氮化物。形成第一侧壁103的工艺过程为本领域技术人员所熟习，在此不再加以赘述。然后，执行重掺杂离子注入并退火，以在半导体衬底100中形成重掺杂漏区104。形成重掺杂漏区104的工艺为本领域技术人员所熟习，在此不再加以赘述。

如图2B和图3B所示，在由自下而上层叠的第二栅极介电层101c、第二栅极材料层101d和栅极硬掩蔽层101e构成的堆叠体的两侧形成有第一侧壁103。

接着，如图1C所示，在栅极结构101的两侧形成第二侧壁105。作为示例，第二侧壁105的构成材料为氮化物。作为示例，形成第二侧壁105的工艺步骤包括：在半导体衬底100上形成覆盖栅极结构101和第一侧壁103的侧壁材料层；采用侧墙蚀刻(blanket etch)工艺蚀刻侧壁材料层，以形成第二侧壁105。

如图2C和图3C所示，在由自下而上层叠的第二栅极介电层101c、第二栅极材料层101d和栅极硬掩蔽层101e构成的堆叠体的两侧形成有第二侧壁105。

接着，如图1D所示，在半导体衬底100上形成层间介电层106，覆盖栅极结构101、第一侧壁103和第二侧壁105。作为示例，采用常规的沉积工艺形成层间介电层106，层间介电层106的构成材料可以为具有低介电常数的材料。然后，执行化学机械研磨工艺，以使层间介电层106的顶部平整并露出栅极结构101的顶部。

接下来，形成牺牲层107，覆盖层间介电层106和露出的栅极结构101的顶部。作为示例，采用等离子体增强沉积工艺形成牺牲层107，其构成材料可以为氧化物。

如图2D和图3D所示，在隔离结构200上形成有层间介电层106，在层间介电层106上以及由自下而上层叠的第二栅极介电层101c、第二栅极材料层101d和栅极硬掩蔽层101e构成的堆叠体的顶部形成有牺牲层107。

接着，如图2E和图3E所示，在位于存储单元区的非有源区的层间介电层106中形成第一通孔。作为示例，通过存储单元区光刻、刻蚀工艺形成第一通孔，牺牲层107可以作为转移光刻胶图案的掩膜层。

如图1E所示，在位于存储单元区的有源区的层间介电层106中未形成第一通孔。

接着，如图2F和图3F所示，在形成的第一通孔中填充第一阻挡层108，其构成材料可以为氮化硅。作为示例，形成第一阻挡层108的步骤包括：通过常规的沉积工艺形成构成第一阻挡层108的材料层，填满第一通孔；实施回蚀刻，露出牺牲层107。然后，通过常规的沉积工艺再次形成牺牲层107，执行化学机械研磨，直至露出层间介电层106，由此可以降低存储单元区和外围区的台阶高度。

如图1F所示，在存储单元区的有源区未形成第一阻挡层108。

接着，如图2G和图3G所示，回蚀刻第一阻挡层108，直至露出控制栅的上部侧壁。所述回蚀刻使用的蚀刻物质对第一阻挡层108和层间介电层106具有高选择性。

如图1G所示，在存储单元区的有源区未执行如上操作。

接着，如图2H和3H所示，在露出的控制栅的上部侧壁上形成金属硅化物109。作为示例，形成金属硅化物109的步骤包括：通过物理气相沉积法或溅射法等形成金属材料层(例如镍、镍铂合金等)，覆盖露出的控制栅的上部侧壁；在所述金属材料层上形成保护层，所述保护层的材料是耐火金属/耐火金属的氮化物，例如Ti/TiN，所述保护层的作用是避免所述金属材料层暴露于非惰性的环境而发生氧化；执行第一退火处理(例如快速热退火)，所述金属材料与构成控制栅的硅材料发生反应，在露出的控制栅的上部侧壁上形成金属硅化物109；去除未与构成控制栅的硅材料发生反应的金属材料层，作为示例，通过选择性湿法蚀刻实施所述去除，所述湿法蚀刻的腐蚀液可以采用硫酸和双氧水(SPM)的混合溶液，或者氢氧化氨和双氧水(SC1)的水溶液和磷酸、硝酸和甲酸(MII)的混合溶液，在所述蚀刻过程中，所述金属材料层上的保护层也一并去除；执行第一退火处理(例如快速热退火)，使形成的金属硅化物109具有低阻抗且性质稳定，作为示例，第一次退火的温度为200℃-350℃，退火时间为1s-50s，第二次退火的温度为400℃-600℃,退火时间为1s-50s。

接下来，通过常规的沉积工艺形成第二阻挡层110，以填充位于第一阻挡层108上方的开口。然后，执行化学机械研磨，直至露出层间介电层106。

如图1H所示，在存储单元区的有源区未执行如上操作。

接着，如图1I和图2I所示，去除部分层间介电层106，形成露出存储单元区的源区的接触孔。作为示例，通过旋涂、曝光、显影等工艺在半导体衬底100上形成图案化的掩膜层111，以掩膜层111为掩膜，蚀刻露出的层间介电层106，所述蚀刻的蚀刻剂为BOE缓冲溶液，其对构成层间介电层106的材料具有高选择性。

如图3I所示，由于第二阻挡层110和掩膜层111的阻挡，层间介电层106未被所述BOE缓冲溶液所刻蚀。

接着，如图1J和图2J所示，在接触孔中形成接触塞112。作为示例，给半导体衬底100加热升温，并在接触孔的侧壁和底部形成阻挡层(图中未示出)，阻挡层的材料可以为氮化钛、氮化钽等，之后，在接触孔中形成接触塞112，接触塞112电性连接存储单元区的源区，接触塞112的材料通常为钨，形成接触塞112的方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积。

如图3J所示，未执行如上操作。

接着，通过常规的沉积工艺再次形成层间介电层106，并在层间介电层106中形成露出接触塞112(如图1K所示)和构成控制栅的第二栅极材料层101d(如图3K所示)的第二通孔。作为示例，通过存储单元区光刻、刻蚀工艺形成第二通孔，该工艺具有优良的对准精度，套刻精度误差可以忽略不计。

如图2K所示，未在层间介电层106中形成所述第二通孔。

接着，如图1L和图3L所示，在所述第二通孔中形成引线层113，引线层113的上部电性连接作为字线的金属层。作为示例，给半导体衬底100加热升温，并在所述第二通孔的侧壁和底部形成另一阻挡层(图中未示出)，另一阻挡层的材料可以为氮化钛、氮化钽等，之后，在所述第二通孔中形成引线层113，其构成材料通常为钨，形成引线层113的方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积。

如图2L所示，未执行如上操作。

至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。根据本发明，可以有效降低字线的阻抗，提升存储单元的编程和擦除性能。

参照图4，其中示出了根据本发明示例性实施例一的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。

在步骤401中，提供半导体衬底，在半导体衬底上形成有由浮栅和控制栅构成的栅极结构，在栅极结构的两侧形成有侧壁；

在步骤402中，在半导体衬底上形成层间介电层，覆盖栅极结构和侧壁；

在步骤403中，在位于存储单元区的非有源区的层间介电层中形成第一通孔，并在形成的第一通孔中填充第一阻挡层；

在步骤404中，回蚀刻第一阻挡层，直至露出控制栅的上部侧壁；

在步骤405中，在露出的控制栅的上部侧壁上形成金属硅化物；

在步骤406中，形成第二阻挡层，以填充位于第一阻挡层上方的开口；

在步骤407中，在层间介电层中形成电性连接存储单元区的源区的接触塞；

在步骤408中，在层间介电层中形成露出接触塞和控制栅的第二通孔；

在步骤409中，在第二通孔中形成上部电性连接字线的引线层。

[示例性实施例二]

接下来，可以通过后续工艺完成整个半导体器件的制作，包括：形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。

[示例性实施例三]

本发明还提供一种电子装置，其包括根据本发明示例性实施例二的方法制造的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，包括：

提供半导体衬底，在所述半导体衬底上形成有由浮栅和控制栅构成的栅极结构，在所述栅极结构的两侧形成有侧壁；

在所述半导体衬底上形成层间介电层，覆盖所述栅极结构和侧壁；

在位于存储单元区的非有源区的所述层间介电层中形成第一通孔，并在所述第一通孔中填充第一阻挡层；

回蚀刻所述第一阻挡层，直至露出所述控制栅的上部侧壁；

在所述露出的控制栅的上部侧壁上形成金属硅化物；

形成第二阻挡层，以填充位于所述第一阻挡层上方的开口；

在所述层间介电层中形成电性连接存储单元区的源区的接触塞；

在所述层间介电层中形成露出所述接触塞和控制栅的第二通孔；

在所述第二通孔中形成上部电性连接字线的引线层，

所述制造方法提升了存储单元的编程和擦除性能。

2.根据权利要求1所述的方法，其特征在于，所述侧壁包括第一侧壁和第二侧壁，形成所述第一侧壁之前，还包括在所述半导体衬底中形成低掺杂源/漏区的步骤，形成所述第二侧壁之前，还包括在所述半导体衬底中形成重掺杂源/漏区的步骤。

3.根据权利要求1所述的方法，其特征在于，通过存储单元区光刻、刻蚀工艺形成所述第一通孔。

4.根据权利要求1所述的方法，其特征在于，形成所述第一通孔之前，还包括在所述层间介电层上形成牺牲层的步骤。

5.根据权利要求4所述的方法，其特征在于，形成所述第一阻挡层的步骤包括：通过沉积工艺形成构成所述第一阻挡层的材料层，填满所述第一通孔；实施回蚀刻，露出所述牺牲层。

6.根据权利要求4所述的方法，其特征在于，形成所述第一阻挡层后，还包括执行化学机械研磨去除所述牺牲层的步骤，以降低存储单元区和外围区的台阶高度。

7.根据权利要求1所述的方法，其特征在于，形成所述接触塞的步骤包括：在所述半导体衬底上形成图案化的掩膜层，以所述掩膜层为掩膜，蚀刻露出的所述层间介电层以接触孔，在所述接触孔中形成所述接触塞。

8.根据权利要求7所述的方法，其特征在于，所述蚀刻的蚀刻剂为BOE缓冲溶液。

9.一种采用权利要求1-8之一所述的方法制造的半导体器件。

10.一种电子装置，所述电子装置包括权利要求9所述的半导体器件。

Images