CN107799470B - 一种半导体器件及其制造方法、电子装置 - Google Patents

一种半导体器件及其制造方法、电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供具有NFET区和PFET区的半导体衬底，在其上形成有栅极结构；在半导体衬底上形成掩膜层，覆盖栅极结构；图案化掩膜层，以在PFET区的栅极结构的外侧形成掩膜侧墙；在露出的PFET区的栅极结构两侧的半导体衬底中形成嵌入式锗硅层，并在嵌入式锗硅层的顶部形成帽层；在半导体衬底上依次形成侧墙材料层和牺牲材料层；回蚀刻牺牲材料层和侧墙材料层，直至去除位于栅极结构顶部的侧墙材料层；依次去除牺牲材料层和掩膜侧墙。根据本发明，在去除掩膜层的过程中，帽层受到侧墙材料层的保护，避免后续形成的金属硅化物嵌入到锗硅层里形成非稳定态的金属锗硅化物,防止金属硅化物沿沟道发生侵蚀。

Description

一种半导体器件及其制造方法、电子装置
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
背景技术
在先进半导体器件的制造工艺中，嵌入式锗硅工艺可以明显增强PFET的性能。为了获得更大的工艺窗口和更好的电学性能，通常是先在栅极的两侧形成侧壁结构，然后形成嵌入式锗硅。
在现有的嵌入式锗硅工艺中，通常在PFET的源/漏区形成∑状凹槽以用于在其中选择性外延生长嵌入式锗硅，∑状凹槽可以有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求。通常采用先干法蚀刻再湿法蚀刻的工艺形成∑状凹槽，在形成∑状凹槽之前，需要先形成起遮蔽作用的掩膜层，形成∑状凹槽之后，采用选择性外延生长工艺在∑状凹槽中形成嵌入式锗硅层，并在嵌入式锗硅层的顶部形成帽层(capping layer)。形成帽层之后，采用磷酸作为腐蚀液的湿法蚀刻工艺去除所述掩膜层，在此过程中，腐蚀液也会消耗部分帽层，导致帽层厚度的减薄。后续在帽层上形成的金属硅化物会嵌入到锗硅层里形成非稳定态的金属锗硅化物,金属锗硅化物易沿沟道发生侵蚀,进而导致器件良率的下降。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供具有NFET区和PFET区的半导体衬底，在所述半导体衬底上形成有栅极结构；在所述半导体衬底上形成掩膜层，覆盖所述栅极结构；图案化所述掩膜层，以在所述PFET区的栅极结构的外侧形成掩膜侧墙；在露出的PFET区的栅极结构两侧的半导体衬底中形成嵌入式锗硅层，并在所述嵌入式锗硅层的顶部形成帽层；在所述半导体衬底上依次形成侧墙材料层和牺牲材料层；回蚀刻所述牺牲材料层和所述侧墙材料层，直至去除位于所述栅极结构顶部的侧墙材料层；依次去除所述牺牲材料层和所述掩膜侧墙。
在一个示例中，所述掩膜层包括自下而上层叠的缓冲层和应力材料层，所述侧墙材料层包括氧化物层。
在一个示例中，采用毯覆式蚀刻工艺实施所述回蚀刻。
在一个示例中，采用灰化工艺或湿法剥离工艺实施所述牺牲材料层的去除。
在一个示例中，采用磷酸作为腐蚀液的湿法蚀刻工艺去除所述掩膜侧墙。
在一个示例中，去除所述掩膜侧墙后，还包括以下步骤：在所述栅极结构的侧壁上形成间隙壁；实施离子注入，以在所述间隙壁外侧的半导体衬底中形成源/漏区。
在一个示例中，形成所述掩膜层之前，还包括分别在所述NFET区和所述PFET区形成轻掺杂漏结构的步骤。
在一个示例中，形成帽层之后，还包括以下步骤：蚀刻位于所述NFET区的掩膜层，以在所述NFET区的栅极结构的外侧形成掩膜侧墙；在所述NFET区露出的半导体衬底中形成具有拉应力的碳硅层。
在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
根据本发明，在去除所述掩膜层的过程中，所述帽层受到所述作为侧墙材料层的氧化物层的保护，去除所述掩膜层所使用的腐蚀液不会造成所述帽层厚度的减薄，从而避免后续形成的金属硅化物嵌入到锗硅层里形成非稳定态的金属锗硅化物,防止金属硅化物沿沟道发生侵蚀，同时，可以提高快速热退火处理的温度，进而增强金属硅化物的稳定性，扩大实施接触孔蚀刻的工艺窗口，进一步提升器件良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为根据现有技术形成嵌入式锗硅层后获得的器件的示意性剖面图；
图2A-图2H为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图3为根据本发明示例性实施例一的方法依次实施的步骤的流程图；
图4为根据本发明示例性实施例三的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如图1所示，其为根据现有技术形成嵌入式锗硅层后获得的器件的示意性剖面图。
在半导体衬底100中形成有隔离结构101以及各种阱(well)结构，作为示例，隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构101将半导体衬底100分为NFET区和PFET区。
形成在半导体衬底100上的栅极结构，作为示例，栅极结构包括自下而上层叠的栅极介电层102a、栅极材料层102b和栅极硬掩蔽层102c。
形成于栅极结构两侧且紧靠栅极结构的偏移侧壁103，偏移侧壁103一般由氧化物构成。形成偏移侧壁103之后，对PFET区实施LDD注入以在PFET区形成轻掺杂漏(LDD)结构及Halo注入以调节阈值电压Vt和防止源/漏耗尽层的穿通。
形成于半导体衬底100上的由自下而上层叠的缓冲层104和应力材料层105共同构成的用于后续在PFET区形成∑状凹槽的掩膜层。
形成于PFET区的嵌入式锗硅层110。作为示例，采用外延生长工艺形成嵌入式锗硅层110，所述外延生长工艺可以采用低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积和分子束外延中的一种。
作为示例，嵌入式锗硅层110的锗含量(锗原子百分比)为5-50％，嵌入式锗硅层110可以为单层结构或多层结构，所述多层结构中的锗含量不同以形成锗浓度变化梯度，需要说明的是，形成的嵌入式锗硅层110可以掺杂硼。
形成于嵌入式锗硅层110顶部的帽层111。作为示例，采用原位外延生长工艺形成帽层111，即形成帽层111所采用的外延生长工艺与形成嵌入式锗硅层110所采用的外延生长工艺在同一个反应腔室中进行。作为示例，帽层111的构成材料可以是硅或者硼硅，也可以是掺杂硼和碳的单晶硅。
形成帽层111之后，采用磷酸作为腐蚀液的湿法蚀刻工艺去除所述掩膜层，在此过程中，腐蚀液也会消耗部分帽层111，导致帽层111厚度的减薄。后续在帽层111上形成金属硅化物时，金属硅化物极易嵌入到锗硅层110里形成非稳定态的金属锗硅化物,易沿沟道发生侵蚀，进而导致器件良率的下降。
为了解决上述问题，如图3所示，本发明提供了一种半导体器件的制造方法，该方法包括：
在步骤301中，提供具有NFET区和PFET区的半导体衬底，在半导体衬底上形成有栅极结构；
在步骤302中，在半导体衬底上形成掩膜层，覆盖栅极结构；
在步骤303中，图案化所述掩膜层，以在PFET区的栅极结构的外侧形成掩膜侧墙；
在步骤304中，在露出的PFET区的栅极结构两侧的半导体衬底中形成嵌入式锗硅层，并在嵌入式锗硅层的顶部形成帽层；
在步骤305中，在半导体衬底上依次形成侧墙材料层和牺牲材料层；
在步骤306中，回蚀刻牺牲材料层和侧墙材料层，直至去除位于栅极结构顶部的侧墙材料层；
在步骤307中，依次去除牺牲材料层和掩膜侧墙。
根据本发明提出的半导体器件的制造方法，在去除所述掩膜层的过程中，所述帽层受到侧墙材料层的保护，去除所述掩膜层所使用的腐蚀液不会造成所述帽层厚度的减薄，从而避免后续形成的金属硅化物嵌入到锗硅层里形成非稳定态的金属锗硅化物,防止金属硅化物沿沟道发生侵蚀，同时，可以提高快速热退火处理的温度，进而增强金属硅化物的稳定性，扩大实施接触孔蚀刻的工艺窗口，进一步提升器件良率。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。[示例性实施例一]
参照图2A-图2H，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
在半导体衬底200中形成有隔离结构201，作为示例，隔离结构201为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构201将半导体衬底200分为NFET区和PFET区。半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。
以浅沟槽隔离结构为例，先在所述基底上形成硬掩膜层，采用本领域技术人员所熟习的各种适宜的工艺技术形成所述硬掩膜层，例如化学气相沉积工艺，所述硬掩膜层的材料优选氮化硅。
再图案化所述硬掩膜层，以在所述硬掩膜层中形成构成浅沟槽隔离结构图案的开口，该过程包括：在所述硬掩膜层上形成具有浅沟槽隔离结构图案的光刻胶层，以所述光刻胶层为掩膜，蚀刻所述硬掩膜层直至露出所述基底，采用灰化工艺去除所述光刻胶层。
接着，以所述图案化的硬掩膜层为掩膜，在所述基底中蚀刻出用于形成浅沟槽隔离结构的沟槽。然后，在所述沟槽中以及硬掩膜层上沉积隔离材料，所述隔离材料通常为氧化物，优选HARP。接下来，执行化学机械研磨工艺以研磨所述隔离材料，直至露出所述硬掩膜层。
在上述过程中，为了确保在所述沟槽中实现隔离材料的无隙填充，所述隔离材料的沉积分多次(通常为三次)完成，每一次所形成的隔离材料的构成是相同的。在所述沉积之后，执行退火，以使形成的隔离材料致密化，提升其机械强度。在所述研磨之后，执行另一退火，以修复上述过程对所述基底的损伤，改善浅沟槽隔离结构与所述基底之间的界面特性。
需要说明的是，在上述示例中，形成所述硬掩膜层之前，可以先形成一层薄层氧化物作为缓冲层，以释放所述硬掩膜层和所述基底之间的应力；沉积所述隔离材料之前，在所述硬掩膜层上以及用于形成浅沟槽隔离结构的沟槽的侧壁和底部形成另一薄层氧化物构成衬里层。
在半导体衬底200上形成有栅极结构，作为示例，栅极结构包括依次层叠的栅极介电层202a、栅极材料层202b和栅极硬掩蔽层202c。栅极介电层202a包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层202b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层202c包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(SiON)层。
栅极介电层202a、栅极材料层202b以及栅极硬掩蔽层202c的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
此外，作为示例，在半导体衬底200上还形成有位于栅极结构两侧且紧靠栅极结构的偏移侧壁203。其中，偏移侧壁203一般由氧化物构成。
形成偏移侧壁203之后，还包括LDD注入以形成轻掺杂漏(LDD)结构及Halo注入以调节阈值电压Vt和防止源/漏耗尽层的穿通。
对于PFET而言，所述LDD注入的掺杂离子可以是硼离子或者铟离子等。
当所述LDD注入的掺杂离子为硼离子时，离子注入的能量范围为0.5keV-10keV，离子注入的剂量为1.0×e14cm-2-1.0×e15cm-2。当所述LDD注入的掺杂离子为铟离子时，离子注入的能量范围为10keV-70keV，离子注入的剂量为1.0×e14cm-2-1.0×e15cm-2。
对于NFET而言，所述LDD的掺杂离子可以是磷离子或者砷离子等。
当所述LDD注入的掺杂离子为磷离子时，离子注入的能量范围为1keV-20keV，离子注入的剂量为1.0×e14cm-2-1.0×e15cm-2。当所述LDD注入的掺杂离子为砷离子时，离子注入的能量范围为2keV-35keV，离子注入的剂量为1.0×e14cm-2-1.0×e15cm-2。
所述Halo注入的深度略大于所述LDD注入的深度，且所述Halo注入的离子与所述LDD注入的离子导电类型相反。
所述Halo注入的入射方向相对于与半导体衬底200相垂直的方向偏移一定的角度，所述角度的范围为0度-45度。
在选定的离子注入角度下，进行旋转注入，可减小阴影效应并形成对称杂质分布，其离子注入能量、剂量、角度与所述低掺杂离子注入的能量、剂量、角度相对应匹配，其注入能量确保形成的袋状区将轻掺杂漏结构包裹住，从而有效抑制住由漏致势垒降低(DIBL)所导致的短沟道效应。
接下来，执行一快速热退火工艺，以激活轻掺杂漏结构和袋状区中的掺杂离子并消除上述离子注入产生的缺陷。在其它实施例中，也可以采用其它退火方式，应能达到类似的效果。
接下来，在半导体衬底200上依次沉积缓冲层204和应力材料层205，覆盖栅极结构和偏移侧壁203。作为示例，缓冲层204可以为氧化物层或氮氧化硅层，厚度为80埃-150埃，优选100埃；应力材料层205为可以为具有拉应力的氮化硅层，厚度为150埃-500埃。缓冲层204和应力材料层205共同构成后续在PFET区形成∑状凹槽的掩膜层。
接着，如图2B所示，在位于PFET区的栅极结构两侧的半导体衬底200中形成∑状凹槽209。
先在应力材料层205上依次形成底部抗反射涂层(BARC层)和光致抗蚀剂层，然后通过曝光、显影等工艺去除覆盖在PFET区的光致抗蚀剂层。
再去除覆盖在PFET区的BARC层，并刻蚀位于PFET区的应力材料层205和缓冲层204，以在偏移侧壁203的外侧形成掩膜侧墙。
作为示例，实施三步蚀刻完成所述去除：执行第一步蚀刻以去除覆盖在PFET区的BARC层，蚀刻气体包括SO2和N2；执行第二步蚀刻以刻蚀覆盖在PFET区的应力材料层205，所述第二步蚀刻包括依次实施的主蚀刻和过蚀刻，主蚀刻的蚀刻气体包括CF4、Ar和O2，过蚀刻的蚀刻气体包括CH3F、He和O2；执行第三步蚀刻以刻蚀覆盖在PFET区的缓冲层204，蚀刻气体包括CF4和Ar。
再去除覆盖在NFET区的光致抗蚀剂层和BARC层。然后，实施灰化处理，以去除前述蚀刻过程所产生的残留于PFET区的半导体衬底200和位于偏移侧壁203外侧的掩膜侧墙的表面上的聚合物。作为示例，所述灰化处理是在N2和H2的氛围下进行的，其中，H2的含量为4％-40％，温度为25℃-400℃。
再采用各向异性的干法蚀刻在露出的位于PFET区的栅极结构两侧的半导体衬底200中形成碗状凹槽，蚀刻气体包括HBr、Cl2、He和O2，不含有氟基气体。由于在形成所述碗状凹槽之前已经实施灰化处理，可以避免去除覆盖在NFET区的光致抗蚀剂层和BARC层后残留的聚合物影响所述各向异性的干法蚀刻的蚀刻选择性，进而可以精确控制所述碗状凹槽的宽度。
接下来，实施另一灰化处理，以去除实施所述各向异性的干法蚀刻后残留于所述碗状凹槽的侧壁和底部的聚合物。作为示例，所述另一灰化处理是在高浓度的H2的氛围下进行的，其中，H2的含量为40％-100％，温度为300℃-400℃。
再采用湿法蚀刻工艺蚀刻所述碗状凹槽，利用湿法蚀刻的蚀刻剂在半导体衬底200的构成材料的不同晶向上的蚀刻速率不同的特性(100晶向和110晶向的蚀刻速率高于111晶向的蚀刻速率)，扩展蚀刻所述碗状凹槽以形成∑状凹槽209。
作为示例，所述湿法蚀刻的腐蚀液为四甲基氢氧化铵(TMAH)溶液，温度为30℃-60℃，持续时间依据∑状凹槽209的期望尺寸而定，一般为100s-300s。由于在实施所述湿法蚀刻之前已经实施另一灰化处理，可以避免形成所述碗状凹槽之后残留的聚合物影响所述湿法蚀刻的蚀刻特性，有效控制∑状凹槽209的最宽处的尺寸，同时使形成的∑状凹槽209的侧壁和底部的表面有利于后续嵌入式锗硅的外延生长。
接着，如图2C所示，形成嵌入式锗硅层210。作为示例，在∑状凹槽209中外延生长嵌入式锗硅层210，所述外延生长工艺可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。
作为示例，嵌入式锗硅层210的锗含量(锗原子百分比)为5％-50％，嵌入式锗硅层210可以为单层结构或多层结构，所述多层结构中的锗含量不同以形成锗浓度变化梯度，需要说明的是，形成的嵌入式锗硅层210可以掺杂硼。
然后，在嵌入式锗硅层210上形成帽层211。作为示例，采用原位外延生长工艺形成帽层211，即形成帽层211所采用的外延生长工艺与形成嵌入式锗硅层210所采用的外延生长工艺在同一个反应腔室中进行。作为示例，帽层211的构成材料可以是硅(Si)或者硼硅(SiB)，也可以是掺杂硼和碳的单晶硅(SiCB)。
接着，如图2D所示，蚀刻位于NFET区的应力材料层205和缓冲层204，以在偏移侧壁203的外侧形成掩膜侧墙。
作为示例，实施两步蚀刻完成所述去除：执行第一步蚀刻以刻蚀覆盖在NFET区的应力材料层205，所述第一步蚀刻包括依次实施的主蚀刻和过蚀刻，主蚀刻的蚀刻气体包括CF4、Ar和O2，过蚀刻的蚀刻气体包括CH3F、He和O2；执行第二步蚀刻以刻蚀覆盖在NFET区的缓冲层204，蚀刻气体包括CF4和Ar。
接下来，在NFET区露出的半导体衬底200中形成具有拉应力的碳硅层，为了简化，图示中予以省略。
接着，如图2E所示，形成侧墙材料层206，覆盖半导体衬底200。作为示例，通过沉积工艺形成侧墙材料层206，所述沉积包括化学气相沉积、物理气相沉积、原子层沉积等，形成侧墙材料层206的材料优选氧化物。
接着，如图2F所示，形成牺牲材料层207，覆盖侧墙材料层206。作为示例，牺牲材料层207的材料优选BARC层，可以采用旋涂工艺形成所述BARC层。
接着，如图2G所示，回蚀刻牺牲材料层207和侧墙材料层206，直至去除位于栅极结构顶部的侧墙材料层206。作为示例，采用毯覆式蚀刻(blanket etch)工艺实施所述回蚀刻。
接着，如图2H所示，去除牺牲材料层207。作为示例，采用灰化工艺或湿法剥离工艺实施所述去除。
然后，去除位于偏移侧壁203外侧的掩膜侧墙。作为示例，采用磷酸作为腐蚀液的湿法蚀刻工艺实施所述去除。
接下来，在偏移侧壁203的侧壁上形成间隙壁208。作为示例，先在半导体衬底200上沉积一氮化物层，优选氮化硅；再蚀刻所述氮化物层，以形成间隙壁208。然后，实施离子注入，以在间隙壁208外侧的半导体衬底200中形成源/漏区。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制作方法的范围内。
与现有工艺相比，根据本发明提出的方法，在去除所述掩膜层的过程中，帽层211受到侧墙材料层206的保护，去除所述掩膜层所使用的腐蚀液不会造成帽层211厚度的减薄，从而避免后续形成的金属硅化物嵌入到锗硅层210里形成非稳定态的金属锗硅化物,防止金属硅化物沿沟道发生侵蚀，同时，可以提高快速热退火处理的温度，进而增强金属硅化物的稳定性，扩大实施接触孔蚀刻的工艺窗口，进一步提升器件良率。
[示例性实施例二]
首先，提供根据本发明示例性实施例一的方法实施的工艺步骤获得的半导体器件，如图2H所示，包括：半导体衬底200，在半导体衬底200中形成有隔离结构201以及各种阱(well)结构，作为示例，隔离结构201为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构201将半导体衬底100分为NFET区和PFET区。
形成在半导体衬底200上的栅极结构，作为示例，栅极结构包括自下而上层叠的栅极介电层202a、栅极材料层202b和栅极硬掩蔽层202c。
形成于栅极结构两侧且紧靠栅极结构的偏移侧壁203，偏移侧壁203一般由氧化物构成。形成偏移侧壁203之后，实施LDD注入以形成轻掺杂漏(LDD)结构及Halo注入以调节阈值电压Vt和防止源/漏耗尽层的穿通。
形成于偏移侧壁203的侧壁上的间隙壁208。形成间隙壁208之后，实施离子注入以在间隙壁208外侧的半导体衬底200中形成源/漏区。
形成于PFET区的嵌入式锗硅层210。作为示例，采用外延生长工艺形成嵌入式锗硅层210，所述外延生长工艺可以采用低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积和分子束外延中的一种。
作为示例，嵌入式锗硅层210的锗含量(锗原子百分比)为5％-50％，嵌入式锗硅层210可以为单层结构或多层结构，所述多层结构中的锗含量不同以形成锗浓度变化梯度，需要说明的是，形成的嵌入式锗硅层210可以掺杂硼。
形成于嵌入式锗硅层210顶部的帽层211。作为示例，采用原位外延生长工艺形成帽层211，即形成帽层211所采用的外延生长工艺与形成嵌入式锗硅层210所采用的外延生长工艺在同一个反应腔室中进行。作为示例，帽层211的构成材料可以是硅或者硼硅，也可以是掺杂硼和碳的单晶硅。
然后，通过后续工艺完成整个半导体器件的制作，包括：形成层间介电层，并在所述层间介电层中形成分别连通栅极材料层202b、嵌入式锗硅层210和所述NFET区的源/漏区的接触孔；在通过所述接触孔露出的栅极材料层202b、嵌入式锗硅层210和所述NFET区的源/漏区的顶部形成金属硅化物层；在所述接触孔中形成接触塞；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。
[示例性实施例三]
本发明还提供一种电子装置，其包括根据本发明示例性实施例二的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。
其中，图4示出手机的示例。手机400的外部设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。
所述电子装置的内部元件包括示例性实施例二所述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种半导体器件的制造方法，其特征在于，包括：
提供具有NFET区和PFET区的半导体衬底，在所述半导体衬底上形成有栅极结构；
在所述半导体衬底上形成掩膜层，覆盖所述栅极结构；
图案化所述掩膜层，以在所述PFET区的栅极结构的外侧形成掩膜侧墙；
在露出的PFET区的栅极结构两侧的半导体衬底中形成嵌入式锗硅层，并在所述嵌入式锗硅层的顶部形成帽层；
在所述半导体衬底上依次形成侧墙材料层和牺牲材料层；
回蚀刻所述牺牲材料层和所述侧墙材料层，直至去除位于所述栅极结构顶部的侧墙材料层；
依次去除所述牺牲材料层和所述掩膜侧墙；
其中，去除所述掩膜侧墙后，还包括以下步骤：在所述栅极结构的侧壁上形成间隙壁；实施离子注入，以在所述间隙壁外侧的半导体衬底中形成源/漏区。
2.根据权利要求1所述的方法，其特征在于，所述掩膜层包括自下而上层叠的缓冲层和应力材料层，所述侧墙材料层包括氧化物层。
3.根据权利要求1所述的方法，其特征在于，采用毯覆式蚀刻工艺实施所述回蚀刻。
4.根据权利要求1所述的方法，其特征在于，采用灰化工艺或湿法剥离工艺实施所述牺牲材料层的去除。
5.根据权利要求1所述的方法，其特征在于，采用磷酸作为腐蚀液的湿法蚀刻工艺去除所述掩膜侧墙。
6.根据权利要求1所述的方法，其特征在于，形成所述掩膜层之前，还包括分别在所述NFET区和所述PFET区形成轻掺杂漏结构的步骤。
7.根据权利要求1所述的方法，其特征在于，形成帽层之后，还包括以下步骤：蚀刻位于所述NFET区的掩膜层，以在所述NFET区的栅极结构的外侧形成掩膜侧墙；在所述NFET区露出的半导体衬底中形成具有拉应力的碳硅层。
8.一种采用权利要求1-7之一所述的方法制造的半导体器件。
9.一种电子装置，其特征在于，所述电子装置包括权利要求8所述的半导体器件。
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