CN107919393B - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法，所述制造方法包括：提供基底，所述基底包括需要形成金属硅化物的区域与不需要形成金属硅化物的区域，所述需要形成金属硅化物的区域包括NMOS器件区域及PMOS器件区域；形成覆盖所述基底表面的间隙壁材料层；刻蚀所述PMOS器件区域的所述间隙壁材料层，以暴露需要形成嵌入式SiGe的位置；以所述间隙壁材料层为掩膜刻蚀所述基底以形成生长SiGe层的沟槽；在所述沟槽中生长SiGe层；去除NMOS器件区域的间隙壁材料层；以不需要形成金属硅化物的区域上的间隙壁材料层作为金属硅化物阻挡层，在所述NMOS器件区域及PMOS器件区域执行金属硅化物工艺。根据本发明提出半导体器件的制造方法，可简化工艺流程，降低生产成本。
Description
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法。
背景技术
嵌入式锗硅源漏技术(embedded SiGe，eSiGe)是一种用来提高PMOS性能的应变硅技术。它是通过在沟道中产生单轴压应力来增加PMOS的空穴迁移率，从而提高晶体管的电流驱动能力，是45nm及以下技术代高性能工艺中的核心技术。其原理是通过在Si上刻蚀出沟槽作为源漏区，在沟槽中选择性地外延生长SiGe层，利用SiGe晶格常数与Si不匹配，使沿沟道方向的Si受到压缩产生压应力，从而提高了沟道Si中的空穴迁移率。一般的，形成SiGe层并进行完离子注入形成源/漏极后，需要移除间隙壁，以提高应力对沟道的作用，并降低层间介电层(ILD)的填充难度，为后续的金属插塞及互连线等制造工艺留出更多的空间。
在半导体器件制造的后段工艺中，需要对半导体器件进行金属化，即在绝缘介质薄膜上沉积金属薄膜及随后刻印图形以便形成互连金属线和半导体器件的孔填充塞过程。自对准金属硅化物方法(Salicide)是一种简单方便的接触金属化程序，在半导体器件的制造过程中，有一些器件需要执行金属硅化物工艺，而有些器件不需要执行金属硅化物工艺，对于需要形成金属硅化物的器件，就要利用不会与金属反应的材料形成金属硅化物阻挡层(SAB)，将其覆盖起来。由于金属可与硅反应，但是不会与金属硅化物阻挡层反应，所以金属只会与暴露出的半导体衬底表面或栅极结构表面发生反应形成金属硅化物。现有工艺中，要形成金属硅化物阻挡层，必须重新生长绝缘层并使用掩膜版定义SAB区域，工艺较为复杂。
因此，有必要提出一种半导体器件及其制造方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：
提供基底，所述基底包括需要形成金属硅化物的区域与不需要形成金属硅化物的区域，所述需要形成金属硅化物的区域包括NMOS器件区域及PMOS器件区域；
形成覆盖所述基底表面的间隙壁材料层；
刻蚀所述PMOS器件区域的所述间隙壁材料层，以暴露需要形成嵌入式SiGe的位置；
以所述间隙壁材料层为掩膜刻蚀所述基底以形成生长SiGe层的沟槽；
在所述沟槽中生长SiGe层；
去除NMOS器件区域的间隙壁材料层；
以不需要形成金属硅化物的区域上的间隙壁材料层作为金属硅化物阻挡层，在所述NMOS器件区域及PMOS器件区域执行金属硅化物工艺。
示例性地，所述间隙壁材料层包括SiN层。
示例性地，还包括执行无图形刻蚀以减薄所述间隙壁材料层的步骤。
示例性地，所述无图形刻蚀为SiCoNi刻蚀。
示例性地，减薄后的所述间隙壁材料层的厚度为100-120埃。
示例性地，在减薄所述间隙壁材料层的步骤之后还包括执行源/漏离子注入的步骤。
示例性地，所述源/漏离子注入中，B离子注入的能量为>10KeV,P离子注入的能量为>15KeV。
示例性地，所述源/漏注入之前还包括ESD离子注入的步骤。
本发明还提供一种采用上述方法制备的半导体器件，所述半导体器件采用上述任一项所述的方法制成。
与现有工艺相比，本发明提出半导体器件的制造方法，简化了工艺流程，降低了生产成本。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为根据现有技术中半导体器件的制造方法依次实施的步骤所分别获得的器件的示意性剖面图。
图2为根据本发明的方法依次实施的步骤的流程图。
图3a-3c为根据本发明的方法依次实施的步骤所分别获得的器件的示意性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
嵌入式锗硅源漏技术通过在沟道中产生单轴压应力来提高PMOS的空穴迁移率，从而提高晶体管的电流驱动能力。一般的，形成SiGe层并进行完离子注入形成源/漏极后，需要移除间隙壁；而在Salicide过程中，必须重新生长绝缘层并使用掩膜版定义SAB区域，工艺较为复杂。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：
提供基底，所述基底包括需要形成金属硅化物的区域与不需要形成金属硅化物的区域，所述需要形成金属硅化物的区域包括NMOS器件区域及PMOS器件区域；
形成覆盖所述基底表面的间隙壁材料层；
刻蚀所述PMOS器件区域的所述间隙壁材料层，以暴露需要形成嵌入式SiGe的位置；
以所述间隙壁材料层为掩膜刻蚀所述基底以形成生长SiGe层的沟槽；
在所述沟槽中生长SiGe层；
去除NMOS器件区域的间隙壁材料层；
以不需要形成金属硅化物的区域上的间隙壁材料层作为金属硅化物阻挡层，在所述NMOS器件区域及PMOS器件区域执行金属硅化物工艺。
所述间隙壁材料层包括SiN层。
还包括执行无图形刻蚀以减薄所述间隙壁材料层的步骤。所述无图形刻蚀为SiCoNi刻蚀。减薄后的所述间隙壁材料层的厚度为100-120埃。在减薄所述间隙壁材料层的步骤之后还包括执行源/漏离子注入的步骤。所述源/漏离子注入中，B离子注入的能量为>10KeV,P离子注入的能量为>15KeV。所述源/漏注入之前还包括ESD离子注入的步骤。
与现有工艺相比，本发明提出半导体器件的制造方法，简化了工艺流程，降低了生产成本。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[示例性实施例一]
下面将参照图2以及图3a～图3c对本发明一实施方式的半导体器件的制造方法做详细描述。
首先执行步骤201，如图3a所示，提供基底，所述基底包括需要形成金属硅化物的区域(Salicide区域)与不需要形成金属硅化物的区域(Non-salicide区域)，所述需要形成金属硅化物的区域包括NMOS器件区域及PMOS器件区域。
具体地，所述基底包括半导体衬底300，所述半导体衬底300可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。所述半导体衬底上形成有多个MOS器件，MOS器件间形成有隔离结构304。半导体衬底300中还形成有各种阱(well)结构，为了简化，图示中予以省略。作为示例，隔离结构304为浅沟槽隔离结构(STI)或者局部氧化硅隔离结构(LOCOS)。示例性地，所述Non-salicide区域包括PMOS器件或NMOS器件301，所述Salicide区域包括NMOS器件区域302及PMOS器件区域303；所述PMOS器件303的源区及漏区为嵌入式SiGe结构。
在所述MOS器件上形成有栅极结构，作为示例，栅极结构包括依次层叠的栅极介电层305a、栅电极层305b、栅极硬掩蔽层305c以及位于栅极结构两侧的侧壁结构305d。栅极介电层305a包括氧化物层，例如二氧化硅(SiO2)层。栅电极层305b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层305c包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(SiON)层。栅极侧壁305d由氧化物、氮化物或者二者的组合构成。栅极介电层305a、栅极材料层305b/栅极硬掩蔽层305c以及栅极侧壁305d的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。在本实施例中，所述栅极结构为高K金属栅极结构。示例性地，所述栅极介电层305a为氧化铪(HfO2)，所述栅电极层305b为钽(Ta)。
接着，在所述PMOS中形成嵌入式SiGe结构，形成方法具体包括以下步骤：首先执行步骤202，形成覆盖所述基底表面的间隙壁材料层。具体地，沉积覆盖基底表面上所有半导体衬底、栅极结构以及隔离结构的间隙壁材料层，所述间隙壁材料层307可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一种实施方式，间隙壁材料层307由氮化硅组成，其厚度为125埃～145埃，较佳地为145埃。接着，进行峰值退火，以激活轻掺杂漏极区内的掺杂离子；接着，执行步骤203，刻蚀所述PMOS器件区域的所述间隙壁材料层，以暴露需要形成嵌入式SiGe的位置。具体地，光刻并刻蚀PMOS器件区域的间隙壁材料层，以在PMOS区内的栅极结构侧壁上形成PMOS的间隙壁，刻蚀的方法可以使用本领域技术人员熟知的任何适合的干法刻蚀或者湿法刻蚀等方法；接着，执行步骤204，以所述间隙壁材料层为掩膜刻蚀所述基底以形成生长SiGe层的沟槽。该沟槽对应PMOS区内预定形成源/漏极的区域；所述沟槽可以为U型或Σ型结构，较佳地，本实施例中采用“∑”形沟槽。接着，执行步骤205，在所述沟槽中生长SiGe层。可以使用选择性外延生长形成SiGe应力外延层。选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。可采用化学气相沉积方法或者气体源分子束外延方法生长SiGe，用硅烷或者乙硅烷作为硅源，同时加入一定量的锗烷。例如，选用GeH4和SiH2Cl2作为反应气体，并选择H2作为载气，其中反应气体和载气的流量比为0.01-0.1，沉积的温度为300-1000℃，优选为650-750℃，气体压力为1-50Torr，优选为20-40Torr。
接着，执行步骤206，去除NMOS器件区域的间隙壁材料层。具体地，形成覆盖所述Non-salicide区域与所述Salicide区域中PMOS器件的掩膜308，接着如图3b所示，刻蚀所述间隙壁材料层，保留Non-salicide区域的掩膜层，作为后续的金属硅化物阻挡层；在进行Salicide时，不需要重新生长Salicide Block层，从而简化了工艺流程，降低生产成本。所述图案化的掩膜层308可以为本领域技术人员熟知的任何适合的掩膜材料，包括但不限于光刻胶材料或者硬掩膜材料，本实施例中，所述掩膜层为光刻胶。示例性地，形成覆盖Non-salicide区域与所述Salicide区域中PMOS器件的光刻胶层，然后以所述光刻胶层为掩膜，刻蚀掉氮化硅层。刻蚀方法为各向异性的干法刻蚀，例如等离子干法刻蚀或者反应离子刻蚀。
接着，进行P型源/漏极离子注入，以在所述所述PMOS区中形成源/漏极(未示出)。其中形成P型源/漏极离子注入的注入离子类型以及掺杂的浓度均可以选用本领域常用范围。本实施例中，执行的为P型掺杂离子的重掺杂工艺，形成的为重掺杂源/漏极。P型掺杂离子包括但不限于硼离子、铟离子或者它们的组合。之后，可利用氧气等离子灰化等常规的工艺去除所述光刻胶层。根据离子注入能量与注入深度的关系,源/漏注入能量为B离子注入能量大于10Kev(注入深度峰值约230A),P离子注入能量大于15Kev(注入深度峰值约120A)。
需要注意的是，在进行源漏离子注入的过程中，由于Non-salicide区域与Salicide区域共享源/漏注入，因而Non-salicide区域的间隙壁材料层将对器件的源漏注入产生影响。为了解决这一问题，可采用无图形刻蚀(blanket etch)降低间隙壁材料层的厚度。为了精确控制所述间隙壁材料层的厚度，可采用SiCoNi刻蚀，将所述间隙壁材料层的厚度减薄至100-120A，较佳地为110A。SiCoNi作为低强度高精度的化学刻蚀方法，其对硅和氧化硅/氮化硅具有较高的刻蚀选择比，能够更加精确的控制刻蚀工艺的精度，有利于控制间隙壁材料层的厚度。示例性地，所述SiCoNi的工艺参数为：氟化氮流量为10-30标准毫升/分钟，氨气流量为30-100标准毫升/分钟，压力为2-10Torr，功率为10-100W，工艺时间为10-100秒。
除此之外，半导体集成电路中通常会设计ESD(Electro-Static Discharge，静电放电)器件，并通过ESD器件的放电以导出半导体集成电路中的静电荷。其原理是通过在漏端注入同型或异型杂质，通过漏极和半导体基体间的雪崩击穿触发寄生于漏极-半导体基体-源极之间的三极管来放电。由于一般设计中ESD器件都是Non-salicide区域，因此还可以利用ESD离子注入来调整Non-salicide器件，从而减少Non-salicide器件中间隙壁材料层对源/漏离子注入的影响。
在执行离子注入后，还可进行退火处理以激活所述P型源/漏极中注入的离子。所述退火处理可以为尖峰退火(spike anneal)工艺，所述尖峰退火工艺采用的退火温度范围为500～1050℃，退火时间为10s～60min，具体可根据实际工艺进行适当调整。所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行，退火步骤高温来活化源漏极中掺杂的P型掺杂离子。
接着，执行步骤207，以不需要形成金属硅化物的区域上的间隙壁材料层作为金属硅化物阻挡层，在所述NMOS器件区域及PMOS器件区域执行金属硅化物工艺，如图3c所示。可以常规步骤完成Salicide工艺。具体地，沉积金属，然后进行快速退火处理(RTA)，由于金属可与硅反应，但是不会与硅氧化物如二氧化硅反应，所以金属只会与暴露出的半导体衬底表面或栅极结构表面发生反应形成金属硅化物。所述沉积的金属可为镍(Ni)、钛(Ti)或者钴(Co)等任一种金属，相应地，所形成的金属硅化物可为镍基硅化物、钛基硅化物或钴基硅化物。后续可将没有发生反应的金属去除，例如可采用酸性溶液去除金属硅化物阻挡层之上没有反应的金属。最终在Salicide区域上形成金属硅化物309。在后续工艺流程中，接触孔将形成于金属硅化物之上。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。可以理解的是，本实施例半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。
与现有工艺相比，本发明提出半导体器件的制造方法，简化了工艺流程，降低了生产成本。
[示例性实施例二]
参照图3c，其中示出了根据本发明提供的制造方法获得的半导体器件的示意性剖面图。本实施例中的半导体器件包括基底，所述基底包括Salicide区域与Non-salicide区域，所述Non-salicide区域包括NMOS器件或PMOS器件301，所述Salicide区域包括NMOS器件区域302及PMOS器件区域303。所述Non-salicide区域上形成有间隙壁材料层307，所述Salicide区域的半导体衬底表面上形成有金属硅化物309。
具体地，所述基底包括半导体衬底300，所述半导体衬底300可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。所述半导体衬底上形成有由隔离结构304隔离开的多个MOS器件。作为示例，隔离结构304为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。半导体衬底300中还形成有各种阱(well)结构，为了简化，图示中予以省略。示例性地，所述Non-salicide区域包括NMOS器件或PMOS器件区域301，所述Salicide区域包括NMOS器件302及PMOS器件303；所述PMOS器件303的源区及漏区为嵌入式SiGe结构。
在所述NMOS器件及PMOS器件上形成有栅极结构305，作为示例，栅极结构包括依次层叠的栅极介电层305a、栅极材料层305b、栅极硬掩蔽层305c以及位于栅极结构两侧的侧壁结构305d。栅极介电层305a包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层305b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层305c包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(SiON)层。栅极侧壁305d由氧化物、氮化物或者二者的组合构成。栅极介电层305a、栅极材料层305b/栅极硬掩蔽层305c以及栅极侧壁305d的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
所述间隙壁材料层307形成于所述Non-salicide区域上，作为Salicide步骤中的Salicide Block层使用。所述间隙壁材料层307可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一种实施方式，间隙壁材料层307由氮化硅组成，其厚度为100埃～120埃，较佳地为110埃。
所述金属硅化物309形成于salicide区域的PMOS器件及NMOS器件上。所述沉积的金属可为镍(Ni)、钛(Ti)或者钴(Co)等任一种金属，相应地，所形成的金属硅化物309可为镍基硅化物、钛基硅化物或钴基硅化物。在后续工艺流程中，接触孔将形成于所述金属硅化物309之上。
与现有工艺相比，本发明提出半导体器件，其工艺流程较为简单，生产成本较低。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (7)
1.一种半导体器件的制造方法，其特征在于，包括：
提供基底，所述基底包括需要形成金属硅化物的区域与不需要形成金属硅化物的区域，所述需要形成金属硅化物的区域包括NMOS器件区域及PMOS器件区域；
形成覆盖所述基底表面的间隙壁材料层；
刻蚀所述PMOS器件区域的所述间隙壁材料层，以暴露需要形成嵌入式SiGe层的位置；
以所述间隙壁材料层为掩膜刻蚀所述基底以形成生长嵌入式SiGe层的沟槽；
在所述沟槽中生长嵌入式SiGe层；
去除所述NMOS器件区域的所述间隙壁材料层；
执行无图形刻蚀以减薄所述间隙壁材料层；
执行源/漏离子注入；
以不需要形成金属硅化物的区域上的所述间隙壁材料层作为金属硅化物阻挡层，在所述NMOS器件区域及所述PMOS器件区域执行金属硅化物工艺。
2.根据权利要求1所述的方法，其特征在于，所述间隙壁材料层包括SiN层。
3.根据权利要求1所述的方法，其特征在于，所述无图形刻蚀为SiCoNi刻蚀。
4.根据权利要求1所述的方法，其特征在于，减薄后的所述间隙壁材料层的厚度为100-120埃。
5.根据权利要求1所述的方法，其特征在于，所述源/漏离子注入中，B离子注入的能量为>10KeV,P离子注入的能量为>15KeV。
6.根据权利要求1所述的方法，其特征在于，所述源/漏注入之前还包括ESD离子注入的步骤。
7.一种半导体器件，其特征在于，所述半导体器件采用权利要求1-6中任一项所述的方法制成。
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