CN108231766B - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，包括：提供半导体衬底，所述半导体衬底包括NMOS区域；执行刻蚀，以在所述NMOS区域的源漏区中形成沟槽；沉积半导体材料层，以填充所述沟槽；将所述半导体材料层转化为具有应力的接触孔刻蚀停止层。本发明提供的半导体器件的制造方法在NMOS器件的沟道中产生拉应力，增大了电荷迁移率，提升了器件的性能。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
随着半导体技术的发展，半导体器件的特征尺寸不断减小。各种CMOS技术发展都在寻求不显著增加半导体器件漏电流的前提下，提高器件开态导通电流、提高器件速度的方法。其中，应力技术是改变硅衬底半导体器件沟道应力、提高载流子在导电沟道中迁移率，从而提高器件性能的有效方法。现有的应力技术主要有硅化物诱导的应力；浅沟槽隔离诱导的应力；源漏极中引入嵌入式锗硅结构引起的应力和由应力衬垫层诱导的应力记忆等技术。
现有技术中，在半导体衬底表面形成多晶硅层，并将其转化为金属硅化物层作为接触孔刻蚀停止层(CESL)。接触孔刻蚀停止层可以对衬底产生应力，然而，如果在PMOS晶体管和NMOS晶体管区域引入同一类型的应力，例如都引入拉应力，则与PMOS晶体管所需要的压应力相反，拉应力传导至PMOS晶体管区的沟道中，会降低该区域的电荷载流子迁移率，进而降低了PMOS晶体管的运转速度；而如果都引入压应力，则与NMOS晶体管所需要的拉应力相反，压应力传导至NMOS晶体管区的沟道中，会降低该区域的电荷载流子迁移率，进而降低了NMOS晶体管的运转速度。
因此，有必要提出一种新的半导体器件的制造方法，以解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括NMOS区域；
执行刻蚀，以在所述NMOS区域的源漏区中形成沟槽；
沉积半导体材料层，以填充所述沟槽；
将所述半导体材料层转化为具有应力的接触孔刻蚀停止层。
示例性地，所述接触孔刻蚀停止层为金属硅化物层。
示例性地，形成所述金属硅化物层的方法包括：
沉积覆盖所述半导体材料层的金属层；
执行热退火，以将所述半导体材料层转化为金属硅化物层；
去除未反应的金属层。
示例性地，所述金属硅化物层为CoSi层。
示例性地，所述应力为拉应力。
示例性地，所述半导体材料层为多晶硅层。
示例性地，所述刻蚀方法为各向异性刻蚀。
本发明还提供一种半导体器件，包括：
半导体衬底，所述半导体衬底包括NMOS区域；以及
形成于所述NMOS区域源漏区中的沟槽，所述沟槽中填充有具有应力的接触孔刻蚀停止层。
示例性地，所述接触孔刻蚀停止层为金属硅化物层。
示例性地，所述金属硅化物层为CoSi层。
示例性地，所述应力为拉应力。
示例性地，所述半导体衬底还包括PMOS区域。
示例性地，所述接触孔刻蚀停止层还覆盖所述PMOS区域的源漏区。
本发明提供的半导体器件的制造方法在NMOS器件的源漏区中形成具有拉应力的接触孔刻蚀停止层，从而在NMOS器件的沟道中产生拉应力，增大了电荷迁移率，提升了器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了现有技术中一种半导体器件的结构示意图；
图2示出了本发明提供的半导体器件的制造方法的工艺流程图。
图3a-3h示出了本发明提供的一种半导体器件的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图1为现有技术中一种形成有CESL层(接触孔刻蚀停止层)的半导体器件的结构示意图。所述半导体器件包括：半导体衬底100，所述半导体衬底包括NMOS区域101及PMOS区域102，所述NMOS区域101和PMOS区域102之间形成有隔离结构103。所述NMOS区域101和PMOS区域102上形成有栅极结构104，所述NMOS区域101的栅极结构两侧形成有源漏区105，所述PMOS区域102的栅极结构两侧形成有源漏区106。所述NMOS区域101和PMOS区域102的源漏区的衬底上形成有接触孔刻蚀停止层107，所述接触孔刻蚀停止层为金属硅化物，接触孔108与所述接触孔刻蚀停止层107相连。
接触孔刻蚀停止层107可以对衬底产生应力，然而，如果在PMOS区域102和NMOS区域101引入同一类型的应力，例如都引入拉应力，则与PMOS区域102所需要的压应力相反，拉应力传导至PMOS区域102的沟道中，会降低该区域的电荷载流子迁移率，进而降低了PMOS区域102的运转速度；而如果都引入压应力，则与NMOS区域101所需要的拉应力相反，压应力传导至NMOS区域101的沟道中，会降低该区域的电荷载流子迁移率，进而降低了NMOS区域101的运转速度。
针对上述问题，本发明提供一种半导体器件的制造方法，包括：
提供半导体衬底，所述半导体衬底包括NMOS区域；
执行刻蚀，以在所述NMOS区域的源漏区中形成沟槽；
沉积半导体材料层，以填充所述沟槽；
将所述半导体材料层转化为具有应力的接触孔刻蚀停止层。
所述接触孔刻蚀停止层为金属硅化物层。
形成所述金属硅化物层的方法包括：
沉积覆盖所述半导体材料层的金属层；
执行热退火，以将所述半导体材料层转化为金属硅化物层；
去除未反应的金属层。
所述金属硅化物层为CoSi层。
所述应力为拉应力。
所述半导体材料层为多晶硅层。
所述刻蚀方法为各向异性刻蚀。
本发明还提供一种半导体器件，包括：
半导体衬底，所述半导体衬底包括NMOS区域；以及形成于所述NMOS区域源漏区中的沟槽，所述沟槽中填充有具有应力的接触孔刻蚀停止层。
所述接触孔刻蚀停止层为金属硅化物层。所述金属硅化物层为CoSi层。
所述应力为拉应力。
所述半导体衬底还包括PMOS区域。所述接触孔刻蚀停止层还覆盖所述PMOS区域的源漏区。
本发明提供的半导体器件的制造方法在NMOS器件的源漏区中形成具有拉应力的接触孔刻蚀停止层，从而在NMOS器件的沟道中产生拉应力，增大了电荷迁移率，提升了器件的性能。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[示例性实施例一]
下面将参照图2以及图3a～图3h，对本发明一实施方式的半导体器件的制造方法做详细描述。
首先，执行步骤201，如图3a所示，提供半导体衬底300，所述半导体衬底300包括NMOS区301。所述半导体衬底300还包括PMOS区302。半导体衬底300的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。
在半导体衬底300中形成有隔离结构304，隔离结构304将半导体衬底300分为NMOS区和PMOS区。作为示例，隔离结构304为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。半导体衬底300中还形成有各种阱(well)结构，本实施例中，所述半导体衬底为P型衬底，其中形成有深N阱303，，其掺杂离子可以包括磷离子或者砷离子，也可以是其它第Ⅴ主族的元素。在NMOS区域301中形成有P阱305，PMOS区域302中形成有N阱306。
在半导体衬底300上形成有栅极结构307，作为示例，栅极结构307包括依次层叠的栅极介电层307a、栅极材料层307b和栅极硬掩蔽层307c。栅极介电层307a包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层307b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层307c包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(SiON)层。
栅极介电层307a、栅极材料层307b以及栅极硬掩蔽层307c的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
此外，作为示例，栅极结构307两侧还形成有侧壁结构307d。侧壁结构307d可以由氧化物、氮化物或者二者的组合构成。
在形成侧壁结构307d之前，还包括LDD注入以在源/漏区形成轻掺杂漏(LDD)结构及Halo注入以调节阈值电压Vt和防止源/漏耗尽层的穿通。在形成侧壁结构307d之后，执行源/漏离子注入，以在所述NMOS区域301形成源漏区308，并在所述PMOS区域302形成源/漏离子注入区309。
接着，执行步骤202，如图3b所示，执行干法刻蚀，以在所述NMOS区域301的源漏区308中形成沟槽。
首先，形成覆盖所述PMOS区域301的光刻胶层310。可首先旋涂光刻胶层于所述半导体衬底上，再利用光刻工艺(例如曝光和显影等步骤)对光刻胶层进行图案化，以形成所述图案化的光刻胶层310，该图案化的光刻胶层的窗口暴露所述NMOS区域301。
接着，以所述图案化的光刻胶层310为掩膜执行刻蚀，以在所述NMOS区域301的源漏区308中形成沟槽。所述沟槽的深度小于所述源漏区的源漏离子注入的深度。所述刻蚀方法为各向异性的干法刻蚀，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。之后可通过氧气等离子灰化等常规工艺将所述光刻胶层310去除。
接着，执行步骤203，沉积半导体材料层311，以填充所述沟槽。
首先，如图3c所示，沉积覆盖所述NMOS区域及所述PMOS区域的半导体材料层311。其中，所述半导体材料层311的材料可以为任意的包括硅元素的半导体材料，例如Si、SiB、SiGe、SiC、SiP、SiGeB、SiCP等，本实施例中，较佳地所述半导体材料层311的材料包括多晶硅。
可以利用诸如化学气相沉积等方法的常规技术形成半导体材料层311，示例性地，半导体材料层311的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多半导体材料层311的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
接着，对所述半导体材料层311执行平坦化工艺，以去除其位于栅极结构307上方的部分，如图3d所示。所述平坦化工艺优选为化学机械研磨(CMP)工艺，所述化学机械研磨停止于栅极结构307的顶部，从而去除了半导体材料层311位于栅极结构上方的部分。
接着，回刻蚀所述半导体材料层311，使其保留期望的厚度，如图3e所示。本步骤中对于半导体材料层311的回刻蚀可以采用湿法刻蚀或者干法刻蚀。在本发明的一具体实施例中，可以采用干法刻蚀执行回刻蚀工艺，干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气(O2-based)的气体。其中，干法刻蚀的刻蚀气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是，上述刻蚀方法仅仅是示例性的，并不局限于该方法，本领域技术人员还可以选用其他常用的方法。
接着，执行光刻刻蚀工艺，以去除NMOS区域中所述半导体材料层311位于所述沟槽中以外的部分，如图3f所示。
具体地，可首先旋涂光刻胶层于所述半导体衬底上，再利用光刻工艺(例如曝光和显影等步骤)对光刻胶层进行图案化，以形成所述图案化的光刻胶层312，该图案化的光刻胶层的窗口暴露所述NMOS区域301。接着，以所述图案化的光刻胶层312为掩膜执行刻蚀，以去除所述半导体材料层位于所述沟槽以外的部分。所述刻蚀方法为各向异性的干法刻蚀，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。之后可通过氧气等离子灰化等常规工艺将所述光刻胶层312去除，如图3g所示。
最后，执行步骤204，如图3h所示，将所述半导体材料层311转化为具有应力的接触孔刻蚀停止层313。所述接触孔刻蚀停止层313为金属硅化物层。所述应力为拉应力。具体地，首先沉积金属层以覆盖所述作为半导体材料层的多晶硅层，其可包含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料。接着进行热退火，造成金属层与其下的硅发生硅化作用，使所述金属层与所述多晶硅层接触的部分反应形成所述金属硅化物层。接着使用可侵蚀金属层，但不致侵蚀金属硅化物层的刻蚀剂，以将未反应的金属层除去。较佳地，所述金属层为钴层，所形成的所述金属硅化物层为CoSi层。示例性地，还包括去除栅极硬掩蔽层307c的步骤。后续的接触孔与所述接触孔刻蚀停止层313相连接。上述接触孔刻蚀停止层形成于NMOS区域的源漏区中，并在NMOS区的沟道区形成拉应力，从而增大电荷迁移率，提升NMOS器件的驱动性能，而在PMOS区域该接触孔刻蚀停止层形成于源漏区上，不改变PMOS器件的结构，因此不会影响PMOS器件的性能。
至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。可以理解的是，本实施例半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。
本发明提供的半导体器件的制造方法在NMOS器件的源漏区中形成具有拉应力的接触孔刻蚀停止层，从而在NMOS器件的沟道中产生拉应力，增大了电荷迁移率，提升了器件的性能。
[示例性实施例二]
本发明还提供一种半导体器件。如图3h所示，所述半导体器件包括半导体衬底300，所述半导体衬底包括NMOS区301和PMOS区302，所述NMOS区域源漏区形成有沟槽，所述沟槽中填充有具有应力的接触孔刻蚀停止层313。
具体地，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。
在半导体衬底300中形成有隔离结构304，隔离结构304将半导体衬底300分为NMOS区和PMOS区。作为示例，隔离结构304为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。半导体衬底300中还形成有各种阱(well)结构，本实施例中，所述半导体衬底为P型衬底，其中形成有深N阱303，，其掺杂离子可以包括磷离子或者砷离子，也可以是其它第Ⅴ主族的元素。在NMOS区域301中形成有P阱305，PMOS区域302中形成有N阱306。
在半导体衬底300上形成有栅极结构307，作为示例，栅极结构307包括依次层叠的栅极介电层307a、栅极材料层307b和栅极硬掩蔽层307c。栅极介电层307a包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层307b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层307c包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(SiON)层。
此外，在所述NMOS区域301形成源/漏区308，并在所述PMOS区域302形成源/漏309，示例性地，在源/漏区中还形成有轻掺杂漏(LDD)结构。
所述NMOS区域301的源漏区308中形成有沟槽。所述沟槽的深度小于所述源漏区的源漏离子注入的深度。所述沟槽中形成有具有应力的接触孔刻蚀停止层313。所述接触孔刻蚀停止层具有拉应力。所述接触孔刻蚀停止层313还覆盖所述PMOS区域302的源漏区。所述接触孔刻蚀停止层313为金属硅化物层，例如镍、钴及铂或其组合的材料与硅发生硅化作用所形成的金属硅化物层。较佳地，所述接触孔刻蚀停止层313为CoSi层。所述接触孔刻蚀停止层可减小寄生电阻，并在NMOS区的沟道区形成拉应力，从而增大电荷迁移率，提升NMOS器件的驱动性能。而在PMOS区域该接触孔刻蚀停止层形成于源漏区上，不改变PMOS器件的结构，因此不会影响PMOS器件的性能。
本发明提供的半导体器件在NMOS器件的源漏区中形成有具有拉应力的接触孔刻蚀停止层，从而在NMOS器件的沟道中产生拉应力，增大了电荷迁移率，提升了器件的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括NMOS区域和PMOS区域；
执行刻蚀，以在所述NMOS区域的源漏区中形成沟槽；
沉积半导体材料层，以填充所述NMOS区域的所述沟槽，并覆盖所述PMOS区域的源漏区；
将所述半导体材料层转化为具有应力的接触孔刻蚀停止层。
2.根据权利要求1所述的制造方法，其特征在于，所述接触孔刻蚀停止层为金属硅化物层。
3.根据权利要求2所述的制造方法，其特征在于，形成所述金属硅化物层的方法包括：
沉积覆盖所述半导体材料层的金属层；
执行热退火，以将所述半导体材料层转化为金属硅化物层；
去除未反应的金属层。
4.根据权利要求2所述的制造方法，其特征在于，所述金属硅化物层为CoSi层。
5.根据权利要求1至4之一所述的制造方法，其特征在于，所述应力为拉应力。
6.根据权利要求1所述的制造方法，其特征在于，所述半导体材料层为多晶硅层。
7.根据权利要求1所述的制造方法，其特征在于，所述刻蚀方法为各向异性刻蚀。
8.一种半导体器件，其特征在于，所述半导体器件采用权利要求1-7之一所述方法制备得到，所述半导体器件包括：
半导体衬底，所述半导体衬底包括NMOS区域和PMOS区域；以及
形成于所述NMOS区域源漏区中的沟槽，所述沟槽中填充有具有应力的接触孔刻蚀停止层，所述接触孔刻蚀停止层还覆盖所述PMOS区域的源漏区。
9.根据权利要求8所述的半导体器件，其特征在于，所述接触孔刻蚀停止层为金属硅化物层。
10.根据权利要求9所述的半导体器件，其特征在于，所述金属硅化物层为CoSi层。
11.根据权利要求8至10之一所述的半导体器件，其特征在于，所述应力为拉应力。
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