CN1983564A - 制作应变硅互补式金属氧化物半导体晶体管的方法 - Google Patents
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Abstract
首先提供一半导体基底，该半导体基底具有一第一有源区域用以制备一第一晶体管以及一第二有源区域用以制备一第二晶体管。然后形成一第一栅极结构于该第一有源区域上、一第二栅极结构于该第二有源区域上以及一第一间隙壁于各栅极结构上，接着形成该第一晶体管与该第二晶体管的源极与漏极区域。随后移除该第一栅极结构与该第二栅极结构周围的第一间隙壁、覆盖一遮盖层于该第一晶体管及该第二晶体管表面以及去除该第二晶体管表面的该遮盖层。然后各形成一凹槽于该第二晶体管的栅极结构上及周围，接着于该凹槽内分别形成一外延层。
Description
技术领域
本发明涉及一种制作应变硅互补式金属氧化物半导体晶体管的方法。
背景技术
随着半导体工艺的线宽的不断缩小，MOS晶体管的尺寸亦不断地朝向微型化发展，然而目前半导体工艺的线宽已发展至瓶颈的情况下，如何提升载流子迁移率以增加MOS晶体管的速度已成为目前半导体技术领域中的一大课题。在目前已知的技术中，已有使用应变硅(strained silicon)作为基底的MOS晶体管，其利用硅锗(SiGe)的晶格常数与单晶硅(single crystal Si)不同的特性，使硅锗外延层产生结构上应变而形成应变硅。由于硅锗层的晶格常数(lattice constant)比硅大，这使得硅的带结构(band structure)发生改变，而造成载流子移动性增加，因此可增加MOS晶体管的速度。
请参照图1至图4，图1至图4为现有制作一应变硅互补式金属氧化物半导体晶体管的示意图。如图1所示，首先提供一个以浅沟隔离(shalloWtrench isolation，STI)106区隔出NMOS晶体管区102以及PMOS晶体管区104的半导体基底100，且各NMOS晶体管区102及PMOS晶体管区104上各具有一栅极结构。其中，NMOS栅极结构包括一NMOS栅极108以及一设于NMOS栅极108与半导体基底100之间的栅极介电层114，PMOS栅极结构则包括一PMOS栅极110以及一设置于PMOS栅极110与半导体基底100之间的栅极介电层114。接着于NMOS栅极108与PMOS栅极110的侧壁表面各分别形成一由硅氧层或氮化硅层所构成的偏位间隙壁(offsetspacer)112。
然后进行一离子注入工艺，以于NMOS栅极108与PMOS栅极110周围的半导体基底100中各形成一轻掺杂漏极(lightly doped drain，LDD)118与119。接着于NMOS栅极108与PMOS栅极110的侧壁上各形成一间隙壁113。随后进行另一离子注入工艺，以于NMOS晶体管区102与PMOS晶体管区104的间隙壁113周围各形成一源极/漏极区域116与117。紧接着进行一快速升温退火工艺，利用900至1050℃的高温来活化源极/漏极区域116与117内的掺杂物，并同时修补各离子注入工艺中受损的半导体基底100表面的晶格结构，以于NMOS晶体管区102形成一NMOS晶体管132以及于PMOS晶体管区104形成一PMOS晶体管134。
如图2所示，然后利用NMOS晶体管区102与PMOS晶体管区104的栅极结构当作掩模进行一蚀刻工艺，以于未被NMOS栅极108与PMOS栅极110覆盖的半导体基底100中各形成一凹槽120。如图3所示，随后进行一选择性外延生长工艺，以于NMOS晶体管区102与PMOS晶体管区104的凹槽120中填入一由锗化硅所构成的外延层122。
如图4所示，接着覆盖一由镍所构成的金属层(图未示)于NMOS晶体管132与PMOS晶体管134上，然后进行一快速升温退火(rapid thermalanneal，RTA)工艺，使金属层与NMOS栅极108、PMOS栅极110以及源极/漏极区域116与117接触的部分反应成硅化金属层115，完成自行对准金属硅化物工艺(salicide)。
值得注意的是，现有在制作应变硅互补式金属氧化物半导体晶体管时通常先形成间隙壁于栅极的侧壁，然后再于NMOS晶体管区与PMOS晶体管区的相对源极/漏极区域中填入外延层。此作法虽可利用外延层中的锗化硅来促进基底中载流子的移动，但由于间隙壁的阻隔，锗化硅并无法于基底中特别接近沟道区域，进而无法大幅提升CMOS晶体管的效能。
发明内容
因此本发明的主要目的是提供一种制作应变硅互补式金属氧化物半导体晶体管的方法，以改善上述现有的问题。
本发明揭露一种制作应变硅互补式金属氧化物半导体(strained-siliconCMOS)晶体管的方法。首先，提供一半导体基底，该半导体基底具有一第一有源区域用以制备一第一晶体管、至少一第二有源区域用以制备一第二晶体管、以及一绝缘结构设于该第一有源区域与该第二有源区域之间。然后形成至少一第一栅极结构于该第一有源区域上与至少一第二栅极结构于该第二有源区域上。接着分别形成一第一间隙壁于该第一栅极结构与该第二栅极结构周围以及分别形成该第一晶体管的源极与漏极区域与该第二晶体管的源极与漏极区域。随后移除该第一栅极结构与该第二栅极结构周围的第一间隙壁、覆盖一遮盖层于该第一晶体管及该第二晶体管表面以及去除该第二晶体管表面的该遮盖层。然后进行一蚀刻工艺，以于该第二晶体管的栅极结构上及周围各形成一凹槽，接着再进行一选择性外延生长(selective epitaxial growth，SEG)工艺，以于该凹槽内分别形成一外延层。最后去除该第一晶体管表面的该遮盖层。
本发明揭露一种制作应变硅互补式金属氧化物半导体(strained-siliconCMOS)晶体管的方法，其主要是同时利用应力层与外延层的应用来提升NMOS晶体管与PMOS晶体管的整体效能。如先前实施例所述，本发明可先覆盖一具有应力的遮盖层于NMOS晶体管与PMOS晶体管上，然后去除PMOS晶体管上的应力层，接着在PMOS晶体管的源极/漏极区域中形成凹槽并填入外延层，使应力层藉由拉伸应力来促进NMOS晶体管电子迁移率的同时利用外延层来提升PMOS晶体管的空穴迁移率。此外，本发明又可于形成遮盖层之前先去除位于各晶体管的栅极结构上的间隙壁。此作法可使后续覆盖晶体管上的应力层与填入基底的外延层更接近晶体管的沟道区域，进而提升晶体管的电子与空穴迁移率。
附图说明
图1至图4为现有制作一应变硅互补式金属氧化物半导体晶体管的示意图；
图5至图12为本发明制作一应变硅互补式金属氧化物半导体晶体管的示意图；
图13至图20为本发明另一实施例制作一应变硅互补式金属氧化物半导体晶体管的示意图。
主要元件符号说明
100 半导体基底 102 NMOS晶体管区
104 PMOS晶体管区 106 浅沟隔离
108 NMOS栅极 110 PMOS栅极
112 偏位间隙壁 113 间隙壁
114 栅极介电层 115 硅化金属层
116 源极/漏极区域 117 源极/漏极区域
118 轻掺杂漏极 119 轻掺杂漏极
120 凹槽 122 外延层
132 NMOS晶体管 134 PMOS晶体管
200 半导体基底 202 NMOS晶体管区
204 PMOS晶体管区 206 浅沟隔离
208 NMOS栅极 210 PMOS栅极
212 偏位间隙壁 213 间隙壁
214 栅极介电层 215 硅化金属层
216 源极/漏极区域 217 源极/漏极区域
218 轻掺杂漏极 219 轻掺杂漏极
220 遮盖层 224 凹槽
226 外延层 228 间隙壁
230 接触洞蚀刻停止层 232 NMOS晶体管
234 PMOS晶体管 300 半导体基底
302 NMOS晶体管区 304 PMOS晶体管区
306 浅沟隔离 308 NMOS栅极
310 PMOS栅极 312 偏位间隙壁
313 间隙壁 314 栅极介电层
315 硅化金属层 316 源极/漏极区域
317 源极/漏极区域 318 轻掺杂漏极
319 轻掺杂漏极 320 缓冲层
322 应力层 324 凹槽
326 外延层 328 接触洞蚀刻停止层
332 NMOS晶体管 334 PMOS晶体管
具体实施方式
请参照图5至图12，图5至图12为本发明制作一应变硅互补式金属氧化物半导体晶体管的示意图。如图5所示，首先提供一个以浅沟隔离(shallowtrench isolation，STI)206区隔出NMOS晶体管区202以及PMOS晶体管区204的半导体基底200，且各NMOS晶体管区202及PMOS晶体管区204上各具有一栅极结构。其中，NMOS栅极结构包括一NMOS栅极208以及一设于NMOS栅极208与半导体基底200之间的栅极介电层214，PMOS栅极结构则包括一PMOS栅极210以及一设置于PMOS栅极210与半导体基底200之间的栅极介电层214。接着于NMOS栅极208与PMOS栅极210的侧壁表面各分别形成一由硅氧层或氮化硅层所构成的偏位间隙壁(offsetspacer)212。
然后进行一离子注入工艺，以于NMOS栅极208与PMOS栅极210周围的半导体基底200中各形成一轻掺杂漏极(lightly doped drain，LDD)218与219。接着于NMOS栅极208与PMOS栅极210的侧壁上各形成一间隙壁213。随后进行另一离子注入工艺，以于NMOS晶体管区202与PMOS晶体管区204的间隙壁213周围各形成一源极/漏极区域216与217。紧接着进行一快速升温退火工艺，利用900至1050℃的高温来活化源极/漏极区域216与217内的掺杂物，并同时修补各离子注入工艺中受损的半导体基底200表面的晶格结构，以于NMOS晶体管区202形成一NMOS晶体管232以及于PMOS晶体管区204形成一PMOS晶体管234。
如图6所示，接着移除位于NMOS栅极208与PMOS栅极210侧壁的间隙壁213。
然后如图7所示，覆盖一遮盖层220于NMOS晶体管区202与PMOS晶体管区204的NMOS晶体管232与PMOS晶体管234上。根据本发明的优选实施例，遮盖层220可为一由氧化物所构成的硅氧层或一由氮化硅所构成的应力层。举例来说，遮盖层220可为一具有拉伸应力的高张应力薄膜(high tensile stress film)，且本发明的NMOS晶体管232可藉由此高张应力薄膜来提升NMOS晶体管232的电子迁移率。
如图8所示，接着去除位于PMOS晶体管区204的遮盖层220，然后再利用NMOS晶体管区202的遮盖层220以及PMOS栅极210当作掩模进行一蚀刻工艺，以于PMOS栅极210顶部以及PMOS晶体管区204的源极/漏极区域217各形成一凹槽224。
如图9所示，然后进行一清洗工艺来去除凹槽224表面残留的不纯物，并进行一选择性外延生长(selective epitaxial growth，SEG)工艺，以于凹槽224内分别形成一外延层226。
如图10所示，接着去除位于NMOS晶体管232表面的遮盖层220。
如图11所示，然后再分别形成一间隙壁228于NMOS栅极208与PMOS栅极210的侧壁表面。接着覆盖一由镍、钴、钛、钼等材料所构成的金属层(图未示)于NMOS晶体管232与PMOS晶体管234上，然后进行一快速升温退火(rapid thermal anneal，RTA)工艺，使金属层与NMOS栅极208、PMOS栅极210以及源极/漏极区域216与117接触的部分反应成硅化金属层215，完成自行对准金属硅化物工艺(salicide)。
如图12所示，接着覆盖一由氮化硅所构成的薄膜于NMOS晶体管232与PMOS晶体管234上，作为后续进行接触洞工艺时的接触洞蚀刻停止层230。
值得注意的是，本发明在制作应变硅互补式金属氧化物半导体晶体管时先移除栅极侧壁上的主要间隙壁，如先前图6所示，然后在PMOS晶体管区的源极/漏极区域中填入外延层，如先前图9所示。由于外延层与沟道区域之间并无间隙壁阻隔，因此可藉由外延层中的锗化硅来大幅提升PMOS晶体管的空穴迁移率。此外，在利用外延层来提升PMOS晶体管所受应力的同时，本发明另于NMOS晶体管上覆盖一具有拉伸效应的高张应力薄膜，并藉由此薄膜来提升NMOS晶体管的电子迁移率。
此外，不局限于先前所述的制作步骤，本发明又可依据产品的需求来调整各掺杂区域或间隙壁所形成的时间点。举例来说，本发明可于NMOS与PMOS的栅极208、210及偏位间隙壁212形成后，先不在栅极结构208、210的侧壁上形成间隙壁213，而直接进行一离子注入工艺，以于半导体基底200中形成NMOS晶体管232与PMOS晶体管234的源极/漏极区域216、217。其次，本发明亦可于偏位间隙壁212形成后，再于PMOS晶体管区204形成轻掺杂漏极219，并于遮盖层220去除后，再于NMOS晶体管区202形成轻掺杂漏极218。此外，本发明又可于第二间隙壁228形成后再形成NMOS晶体管232与PMOS晶体管234的源极/漏极区域216、217。根据本发明的优选实施例，上述的工艺步骤可互相搭配，例如于同一工艺中同时进行或于不同工艺中分别进行，此皆属本发明的涵盖范围。
请参照图13至图20，图13至图20为本发明另一实施例制作一应变硅互补式金属氧化物半导体晶体管的示意图。如图13所示，首先提供一个以浅沟隔离(shallow trench isolation，STI)306区隔出NMOS晶体管区302以及PMOS晶体管区304的半导体基底300，且各NMOS晶体管区302及PMOS晶体管区304上各具有一栅极结构。其中，NMOS栅极结构包括一NMOS栅极308以及一设于NMOS栅极308与半导体基底300之间的栅极介电层314，PMOS栅极结构则包括一PMOS栅极310以及一设置于PMOS栅极310与半导体基底300之间的栅极介电层314。接着于NMOS栅极308与PMOS栅极310的侧壁表面各别形成一由硅氧层或氮化硅层所构成的偏位间隙壁(offset spacer)312。
然后进行一离子注入工艺，以于NMOS栅极308与PMOS栅极310周围的半导体基底300中各形成一轻掺杂漏极(lightly doped drain，LDD)318与319。接着于NMOS栅极308与PMOS栅极310的侧壁上各形成一间隙壁313。随后进行另一离子注入工艺，以于NMOS晶体管区302与PMOS晶体管区304的间隙壁313周围各形成一源极/漏极区域316与317。紧接着进行一快速升温退火工艺，利用900至1050℃的高温来活化源极/漏极区域316与317内的掺杂物，并同时修补各离子注入工艺中受损的半导体基底300表面的晶格结构，以于NMOS晶体管区302形成一NMOS晶体管332以及于PMOS晶体管区304形成一PMOS晶体管334。
如图14所示，接着依序沉积一缓冲层320以及一应力层322于NMOS晶体管332与PMOS晶体管334上。根据本发明的优选实施例，缓冲层320可为氧化硅所构成，而应力层322则可由氮化硅所构成。其中，应力层322可为一具有拉伸应力的高张应力薄膜(high tensile stress film)，且本发明的NMOS晶体管332可藉由此高张应力薄膜来提升NMOS晶体管332的电子迁移率。
如图15所示，接着利用一图案化光致抗蚀剂层(图未示)当作蚀刻掩模来去除覆盖于PMOS晶体管区304的缓冲层320与应力层322。然后进行一快速升温退火工艺，利用高温来提升NMOS晶体管的沟道区域所受到的拉伸应力。
然后如图16所示，利用剩下的应力层322以及PMOS栅极310当作掩模进行一蚀刻工艺，以于PMOS栅极310顶部及PMOS晶体管区304的源极/漏极区域317中各形成一凹槽324。
如图17所示，然后进行一清洗工艺来去除凹槽324表面残留的一些不纯物，并进行一选择性外延生长(selective epitaxial growth，SEG)工艺，以于凹槽324内分别形成一外延层326。
如图18所示，接着去除位于NMOS晶体管区302的缓冲层320及应力层322。随后，可于部分半导体基底300上形成一硅化金属阻挡层(salicideblock，SAB)(图未示)，并于未被硅化金属阻挡层所遮盖的NMOS晶体管332与PMOS晶体管334上形成一硅化金属层315，如图19所示。根据本发明的一实施例，硅化金属阻挡层可由先前所述的缓冲层与应力层所构成。
如同先前所述，硅化金属层315的制作可先覆盖一由镍、钴、钛、钼等材料所构成的金属层(图未示)于NMOS晶体管与PMOS晶体管上，然后进行一快速升温退火(rapid thermal anneal，RTA)工艺，使金属层与NMOS栅极308、PMOS栅极310以及源极/漏极区域316与317接触的部分反应成硅化金属层315，完成自行对准金属硅化物工艺(salicide)。最后，如图20所示，可针对产品需求于NMOS晶体管332与PMOS晶体管334上再沉积另一应力层来当作接触洞蚀刻停止层(CESL)328，此皆属本发明所涵盖的范围。
综上所述，本发明揭露一种制作应变硅互补式金属氧化物半导体(strained-silicon CMOS)晶体管的方法，其主要是同时利用应力层与外延层的应用来提升NMOS晶体管与PMOS晶体管的整体效能。如先前实施例所述，本发明可先覆盖一具有应力的遮盖层于NMOS晶体管与PMOS晶体管上，然后去除PMOS晶体管上的应力层，接着在PMOS晶体管的源极/漏极区域中形成凹槽并填入外延层，使应力层藉由拉伸应力来促进NMOS晶体管电子迁移率的同时利用外延层来提升PMOS晶体管的空穴迁移率。此外，本发明又可于形成遮盖层之前先去除位于各栅极结构上的间隙壁。此作法可使后续覆盖晶体管上的应力层与填入基底的外延层更接近晶体管的沟道区域，进而提升晶体管的电子与空穴迁移率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (32)
1.一种制作应变硅互补式金属氧化物半导体晶体管的方法，该方法包括下列步骤：
提供半导体基底，该半导体基底具有第一有源区域用以制备第一晶体管、至少一第二有源区域用以制备第二晶体管、以及绝缘结构设于该第一有源区域与该第二有源区域之间；
形成至少一第一栅极结构于该第一有源区域上与至少一第二栅极结构于该第二有源区域上；
分别形成第一间隙壁于该第一栅极结构与该第二栅极结构周围；
分别形成该第一晶体管的源极与漏极区域与该第二晶体管的源极与漏极区域；
移除该第一栅极结构与该第二栅极结构周围的第一间隙壁；
覆盖遮盖层于该第一晶体管及该第二晶体管表面；
去除该第二晶体管表面的该遮盖层；
进行蚀刻工艺，以于该第二栅极结构上及周围的半导体基底中各形成凹槽；
进行选择性外延生长工艺，以于各该凹槽内分别形成外延层；以及
去除该第一晶体管表面的该遮盖层。
2.如权利要求1所述的方法，其中该第一栅极结构还包括：
第一栅极介电层；以及
第一栅极，设于该第一栅极介电层上。
3.如权利要求1所述的方法，其中该第二栅极结构还包括：
第二栅极介电层；以及
第二栅极，设于该第二栅极介电层上。
4.如权利要求1所述的方法，其中该第一晶体管包括N型金属氧化物半导体晶体管，且该第二晶体管包括P型金属氧化物半导体晶体管。
5.如权利要求1所述的方法，其中该遮盖层为氧化硅遮盖层。
6.如权利要求1所述的方法，其中该遮盖层为应力层。
7.如权利要求6所述的方法，其中该应力层为氮化硅应力层。
8.如权利要求6所述的方法，其中该应力层为高张应力薄膜。
9.如权利要求1所述的方法，其中该方法于去除该第一晶体管表面的该遮盖层后还包括：
分别形成第二间隙壁于该第一栅极结构与该第二栅极结构周围；
覆盖金属层于该第一晶体管与该第二晶体管表面；
进行快速升温退火工艺，以于该第一晶体管与该第二晶体管上形成硅化金属层；以及
去除未反应的该金属层。
10.如权利要求9所述的方法，其中该方法于形成该硅化金属层后还包括形成接触洞蚀刻停止层于该第一晶体管与该第二晶体管上。
11.如权利要求1所述的方法，其中该外延层包括锗化硅。
12.一种制作应变硅互补式金属氧化物半导体晶体管的方法，该方法包括下列步骤：
提供半导体基底，该半导体基底具有第一有源区域用以制备第一晶体管、至少一第二有源区域用以制备第二晶体管、以及绝缘结构设于该第一有源区域与该第二有源区域之间；
形成至少一第一栅极结构于该第一有源区域上与至少一第二栅极结构于该第二有源区域上；
分别形成间隙壁于该第一栅极结构与该第二栅极结构周围；
分别形成该第一晶体管的源极与漏极区域与该第二晶体管的源极与漏极区域；
依序覆盖缓冲层以及应力层于该第一晶体管及该第二晶体管表面；
去除该第二晶体管表面的该缓冲层及该应力层；
进行蚀刻工艺，以于该第二栅极结构上及周围的半导体基底中各形成凹槽；
进行选择性外延生长工艺，以于各该凹槽内分别形成外延层；以及
去除该第一晶体管表面的该缓冲层及该应力层。
13.如权利要求12所述的方法，其中该第一栅极结构还包括：
第一栅极介电层；以及
第一栅极，设于该第一栅极介电层上。
14.如权利要求12所述的方法，其中该第二栅极结构还包括：
第二栅极介电层；以及
第二栅极，设于该第二栅极介电层上。
15.如权利要求12所述的方法，其中该第一晶体管包括N型金属氧化物半导体晶体管，且该第二晶体管包括P型金属氧化物半导体晶体管。
16.如权利要求12所述的方法，其中该缓冲层为氧化硅缓冲层。
17.如权利要求12所述的方法，其中该应力层为氮化硅应力层。
18.如权利要求12所述的方法，其中该应力层为高张应力薄膜。
19.如权利要求12所述的方法，其中该方法于去除该第一晶体管表面的该遮盖层后还包括：
覆盖金属层于该第一晶体管与该第二晶体管表面；
进行快速升温退火工艺，以于该第一晶体管与该第二晶体管上形成硅化金属层；以及
去除未反应的该金属层。
20.如权利要求19所述的方法，其中该方法于形成该硅化金属层后还包括形成接触洞蚀刻停止层于该第一晶体管与该第二晶体管上。
21.如权利要求12所述的方法，其中该外延层包括锗化硅。
22.一种制作应变硅互补式金属氧化物半导体晶体管的方法，该方法包括下列步骤：
提供半导体基底，该半导体基底具有第一有源区域用以制备第一晶体管、至少一第二有源区域用以制备第二晶体管、以及绝缘结构设于该第一有源区域与该第二有源区域之间；
形成至少一第一栅极结构于该第一有源区域上与至少一第二栅极结构于该第二有源区域上；
分别形成该第一晶体管的源极与漏极区域与该第二晶体管的源极与漏极区域；
覆盖遮盖层于该第一晶体管及该第二晶体管表面；
去除该第二晶体管表面的该遮盖层；
进行蚀刻工艺，以于该第二栅极结构上及周围的半导体基底中各形成凹槽；
进行选择性外延生长工艺，以于各该凹槽内分别形成外延层；以及
去除该第一晶体管表面的该遮盖层。
23.如权利要求22所述的方法，其中该第一栅极结构还包括：
第一栅极介电层；以及
第一栅极，设于该第一栅极介电层上。
24.如权利要求22所述的方法，其中该第二栅极结构还包括：
第二栅极介电层；以及
第二栅极，设于该第二栅极介电层上。
25.如权利要求22所述的方法，其中该第一晶体管包括N型金属氧化物半导体晶体管，且该第二晶体管包括P型金属氧化物半导体晶体管。
26.如权利要求22所述的方法，其中该遮盖层为氧化硅遮盖层。
27.如权利要求22所述的方法，其中该遮盖层为应力层。
28.如权利要求27所述的方法，其中该应力层为氮化硅应力层。
29.如权利要求27所述的方法，其中该应力层为高张应力薄膜。
30.如权利要求22所述的方法，其中该方法于去除该第一晶体管表面的该遮盖层后还包括：
分别形成间隙壁于该第一栅极结构与该第二栅极结构周围；
覆盖金属层于该第一晶体管与该第二晶体管表面；
进行快速升温退火工艺，以于该第一晶体管与该第二晶体管上形成硅化金属层；以及
去除未反应的该金属层。
31.如权利要求30所述的方法，其中该方法于形成该硅化金属层后还包括形成接触洞蚀刻停止层于该第一晶体管与该第二晶体管上。
32.如权利要求22所述的方法，其中该外延层包括锗化硅。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US74257305P | 2005-12-06 | 2005-12-06 | |
| US60/742,573 | 2005-12-06 | ||
| US60/766,956 | 2006-02-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1983564A true CN1983564A (zh) | 2007-06-20 |
| CN100411146C CN100411146C (zh) | 2008-08-13 |
Family
ID=38165968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006101684367A Active CN100411146C (zh) | 2005-12-06 | 2006-12-06 | 制作应变硅互补式金属氧化物半导体晶体管的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100411146C (zh) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101447457B (zh) * | 2007-11-27 | 2011-07-06 | 中芯国际集成电路制造(上海)有限公司 | 双应力膜互补金属氧化物半导体晶体管的制造方法 |
| CN102646636A (zh) * | 2011-02-21 | 2012-08-22 | 中芯国际集成电路制造(上海)有限公司 | 用于制造nmos半导体器件的方法 |
| CN102709249A (zh) * | 2012-06-21 | 2012-10-03 | 上海华力微电子有限公司 | 使用应力记忆技术的半导体器件制造方法 |
| CN102709250A (zh) * | 2012-06-21 | 2012-10-03 | 上海华力微电子有限公司 | 使用应力记忆技术的半导体器件制造方法 |
| CN102129995B (zh) * | 2010-01-12 | 2012-12-05 | 中芯国际集成电路制造(上海)有限公司 | 金属硅化物接触层的形成方法以及场效应晶体管 |
| CN102915968A (zh) * | 2011-08-01 | 2013-02-06 | 中芯国际集成电路制造(上海)有限公司 | Cmos晶体管的制作方法 |
| CN102938415A (zh) * | 2011-08-16 | 2013-02-20 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN102956492A (zh) * | 2011-08-24 | 2013-03-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制作方法、mos晶体管及其制作方法 |
| CN102097381B (zh) * | 2009-12-14 | 2013-04-17 | 中芯国际集成电路制造(上海)有限公司 | Cmos晶体管应力记忆处理方法和cmos晶体管 |
| CN103681506A (zh) * | 2012-09-20 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN104412378A (zh) * | 2012-07-19 | 2015-03-11 | 德州仪器公司 | 具有用于无空隙金属前电介质层间隙填充的保形电介质膜的间隔件塑形器形成 |
| CN106356299A (zh) * | 2015-07-13 | 2017-01-25 | 联华电子股份有限公司 | 具有自我对准间隙壁的半导体结构及其制作方法 |
| CN108231766A (zh) * | 2016-12-14 | 2018-06-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100246602B1 (ko) * | 1997-07-31 | 2000-03-15 | 정선종 | 모스트랜지스터및그제조방법 |
| KR100332108B1 (ko) * | 1999-06-29 | 2002-04-10 | 박종섭 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
| JP4008860B2 (ja) * | 2003-07-11 | 2007-11-14 | 株式会社東芝 | 半導体装置の製造方法 |
| US7078742B2 (en) * | 2003-07-25 | 2006-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel semiconductor structure and method of fabricating the same |
| US6906360B2 (en) * | 2003-09-10 | 2005-06-14 | International Business Machines Corporation | Structure and method of making strained channel CMOS transistors having lattice-mismatched epitaxial extension and source and drain regions |
| US7105413B2 (en) * | 2004-03-26 | 2006-09-12 | Cypress Semiconductor Corp. | Methods for forming super-steep diffusion region profiles in MOS devices and resulting semiconductor topographies |
-
2006
- 2006-12-06 CN CNB2006101684367A patent/CN100411146C/zh active Active
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101447457B (zh) * | 2007-11-27 | 2011-07-06 | 中芯国际集成电路制造(上海)有限公司 | 双应力膜互补金属氧化物半导体晶体管的制造方法 |
| CN102097381B (zh) * | 2009-12-14 | 2013-04-17 | 中芯国际集成电路制造(上海)有限公司 | Cmos晶体管应力记忆处理方法和cmos晶体管 |
| CN102129995B (zh) * | 2010-01-12 | 2012-12-05 | 中芯国际集成电路制造(上海)有限公司 | 金属硅化物接触层的形成方法以及场效应晶体管 |
| CN102646636A (zh) * | 2011-02-21 | 2012-08-22 | 中芯国际集成电路制造(上海)有限公司 | 用于制造nmos半导体器件的方法 |
| CN102915968A (zh) * | 2011-08-01 | 2013-02-06 | 中芯国际集成电路制造(上海)有限公司 | Cmos晶体管的制作方法 |
| CN102938415B (zh) * | 2011-08-16 | 2015-07-08 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN102938415A (zh) * | 2011-08-16 | 2013-02-20 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN102956492B (zh) * | 2011-08-24 | 2015-03-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制作方法、mos晶体管及其制作方法 |
| CN102956492A (zh) * | 2011-08-24 | 2013-03-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制作方法、mos晶体管及其制作方法 |
| CN102709249B (zh) * | 2012-06-21 | 2014-06-04 | 上海华力微电子有限公司 | 使用应力记忆技术的半导体器件制造方法 |
| CN102709250A (zh) * | 2012-06-21 | 2012-10-03 | 上海华力微电子有限公司 | 使用应力记忆技术的半导体器件制造方法 |
| CN102709249A (zh) * | 2012-06-21 | 2012-10-03 | 上海华力微电子有限公司 | 使用应力记忆技术的半导体器件制造方法 |
| CN104412378A (zh) * | 2012-07-19 | 2015-03-11 | 德州仪器公司 | 具有用于无空隙金属前电介质层间隙填充的保形电介质膜的间隔件塑形器形成 |
| CN103681506A (zh) * | 2012-09-20 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN103681506B (zh) * | 2012-09-20 | 2016-06-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN106356299A (zh) * | 2015-07-13 | 2017-01-25 | 联华电子股份有限公司 | 具有自我对准间隙壁的半导体结构及其制作方法 |
| CN106356299B (zh) * | 2015-07-13 | 2021-04-13 | 联华电子股份有限公司 | 具有自我对准间隙壁的半导体结构及其制作方法 |
| CN108231766A (zh) * | 2016-12-14 | 2018-06-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN108231766B (zh) * | 2016-12-14 | 2020-11-27 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100411146C (zh) | 2008-08-13 |
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
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