CN102646636A - 用于制造nmos半导体器件的方法 - Google Patents

Abstract

本发明公开了一种用于制造NMOS半导体器件的方法，包括下列步骤：一种用于制造NMOS半导体器件的方法，所述方法包括下列步骤：提供半导体前端器件，包括核心NMOS器件和I/ONMOS器件；在核心NMOS器件和I/ONMOS器件上形成氧化层和应力层；在核心NMOS器件上形成掩膜层，并去除I/ONMOS器件上的应力层；去除核心NMOS器件上的掩膜层，并对核心NMOS器件进行退火；去除核心NMOS器件上的应力层；以及去除核心NMOS器件和I/ONMOS器件上的氧化层。根据本发明的方法，能够防止在制造NMOS器件时降低I/ONMOS器件热载流子注入的可靠性，从而达到半导体器件的寿命标准，并提高良品率。

Description

用于制造NMOS半导体器件的方法

技术领域

本发明涉及半导体制造工艺，特别涉及利用应力记忆技术制造NMOS半导体器件的方法。

背景技术

集成电路的制造需要根据指定的电路布局在给定的芯片区域上形成大量的电路元件。考虑到操作速度、耗电量及成本效率的优异特性，COMS技术目前是最有前景的用于制造复杂电路的方法之一。在使用COMS技术制造复杂的集成电路时，有数百万个晶体管（例如，N沟道晶体管与P沟道晶体管）形成于包含结晶半导体层的衬底上。不论所研究的是N沟道晶体管还是P沟道晶体管，MOS晶体管都含有所谓的PN结，PN结由以下两者的界面形成：高浓度掺杂的源极/漏极区、以及配置于该漏极区与该源极区之间的反向掺杂沟道。

目前较为普遍应用的在沟道区产生应变的技术是一种被称为“应力记忆”的技术（SMT）。

该应力记忆技术有利于与其它的“永久性”应变引发源结合，例如受应力的接触式蚀刻停止层、受应变的嵌入式半导体材料等等，以便增加应变引发机构的整体效率。目前工业中已经普遍采用应力记忆技术来改善半导体器件的性能。

半导体器件依照功能来看主要分为I/O（输入/输出）器件和核心（core）器件。按照器件的电性种类，I/O器件可分为I/O PMOS和I/O NMOS器件，也就是作为I/O器件的PMOS和NMOS器件。同样地，核心器件也包括作为核心器件的PMOS器件和作为核心器件的NMOS器件。现有技术中对NMOS半导体器件采用应力记忆技术的方法如图1A至1D所示。

如图1A所示，提供一衬底101，衬底101上已经形成有核心NMOS器件121和I/O NMOS器件122。核心NMOS器件121具有在衬底101上形成的栅氧化层102A，栅氧化层102A上形成有多晶硅层103A，在栅氧化层102A以及多晶硅层103A的侧壁上形成有间隙壁绝缘层104A与104A’，在间隙壁绝缘层104A与104A’的侧壁上形成有间隙壁层105A与105A’，离子注入工艺后形成有源/漏区106A与106A’。I/O NMOS器件122具有同样的结构，即栅氧化层102B、多晶硅层103B、间隙壁绝缘层104B与104B’、间隙壁层105B与105B’以及源/漏区106B与106B’。

如图1B所示，在核心NMOS器件121和I/O NMOS器件122上形成氧化层107和应力层108，氧化层107是为了对之后形成的应力层起到缓冲作用，氧化层107可以选择为SiO₂。应力层108可选择为具有张应力的氮化物层，例如具有张应力的SiN。氧化层107和应力层108的形成方式可以分别选择为化学气相沉积（CVD）或物理气相沉积（PVD）等。

如图1C所示，对核心NMOS器件121和I/O NMOS器件122进行退火。

如图1D所示，去除核心NMOS器件121和I/O NMOS器件122上的氧化层108和应力层107，其中去除步骤可采用刻蚀方法。接着进行后续的工艺步骤，例如自对准工艺以及接触孔的刻蚀等等，完成整个器件的制作。

图2是现有技术中对NMOS半导体器件采用应力记忆技术的方法200的流程图。如图2所示，在步骤201，提供半导体前端器件，包括核心NMOS器件121和I/O NMOS器件122。在步骤202，对半导体前端器件进行N型离子注入，用以在核心NMOS器件121和I/O NMOS器件122上形成NMOS器件的源/漏区106B与106B’。在步骤203，在核心NMOS器件121和I/O NMOS器件122上形成氧化层107和应力层108。在步骤204，对核心NMOS器件121和I/O NMOS器件122进行退火。在步骤205，去除核心NMOS器件121和I/O NMOS器件122上的应力层108和氧化层107。

随着集成电路规模的不断增大，并且随着电路的处理速度越来越快，对器件（主要是针对核心器件）的驱动电流性能的提升变得越来越重要。现有技术中的通常做法是利用应力记忆技术（SMT）来形成应力的硅通道。通常地，在半导体制造过程中对I/O NMOS器件和核心器件都应用应力记忆技术处理过程。然而，已经发现应力记忆技术处理过程会显著降低I/O NMOS器件的热载流子注入的性能，从而导致生产出的半导体器件无法达到期望的寿命标准。

因此，需要一种用于制造NMOS半导体器件的方法，能够有效地防止在制造NMOS器件时降低I/O NMOS器件热载流子注入的可靠性，从而能够达到半导体器件的寿命标准，并提高半导体器件生产的良品率。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了在制造NMOS半导体器件时防止降低I/O NMOS器件的热载流子注入的性能，本发明提供了一种用于制造NMOS半导体器件的方法，所述方法包括下列步骤：提供半导体前端器件，包括核心NMOS器件和I/O NMOS器件；在核心NMOS器件和I/O NMOS器件上形成氧化层和应力层；在核心NMOS器件上形成掩膜层，并去除I/O NMOS器件上的应力层；去除核心NMOS器件上的掩膜层，并对核心NMOS器件进行退火；去除核心NMOS器件上的应力层；以及去除核心NMOS器件和I/O NMOS器件上的氧化层。

根据本发明的制造NMOS半导体器件的方法，能够有效地在制造NMOS半导体器件时防止降低I/O NMOS器件热载流子的性能，从而提高NMOS半导体器件的热载流子注入的可靠性，达到半导体器件的寿命标准，并提高半导体器件生产的良品率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A至图1D是现有技术中对NMOS半导体器件采用应力记忆技术的方法示意图；

图2是现有技术中对NMOS半导体器件采用应力记忆技术的方法流程图；

图3A至图3F是根据本发明对NMOS半导体器件采用应力记忆技术的方法示意图；

图4是根据本发明对NMOS半导体器件采用应力记忆技术的方法流程图；

图5是对采用本发明的方法和现有技术制造的NMOS半导体器件进行寿命测试的结果对比图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列描述中提出详细的步骤，利用改进的NMOS半导体制造方法，防止I/O NMOS器件热载流子的可靠性降低。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

在现有技术中，对NMOS半导体器件采用应力记忆技术的方法包括：提供半导体前端器件，包括核心NMOS器件和I/O NMOS器件；对半导体前端器件进行N型离子注入，用以在核心NMOS器件和I/O NMOS器件上形成NMOS器件的源/漏区；在核心NMOS器件和I/O NMOS器件上形成氧化层和应力层；对核心NMOS器件和I/O NMOS器件进行退火；以及去除核心NMOS器件和I/O NMOS器件上的应力层和氧化层。

为了有效地防止I/O NMOS器件热载流子的性能降低，并提高NMOS半导体器件的热载流子注入的可靠性，从而能够达到半导体器件的寿命标准，并提高半导体器件生产的良品率，本发明提出一种改进的方法，在采用应力记忆技术制造NMOS半导体器件的过程中解决现有技术中的问题并达到上述技术效果。

图3A至图3F是根据本发明对NMOS半导体器件采用应力记忆技术的方法示意图。如图3A所示，提供一衬底301，衬底301上已经形成有核心NMOS器件321和I/O NMOS器件322。核心NMOS器件321具有在衬底301上形成的栅氧化层302A，栅氧化层302A上形成有多晶硅层303A，在栅氧化层302A以及多晶硅层303A的侧壁上形成有间隙壁绝缘层304A与304A’，在间隙壁绝缘层304A与304A’的侧壁上形成有间隙壁层305A与305A’，离子注入工艺后形成有源/漏区306A与306A’。I/O NMOS器件322具有同样的结构，即栅氧化层302B、多晶硅层303B、间隙壁绝缘层304B与304B’、间隙壁层305B与305B’以及源/漏区306B与306B’。

如图3B所示，在核心NMOS器件321和I/O NMOS器件322上形成氧化层307和应力层308，氧化层307是为了对之后形成的应力层起到缓冲作用。优选地，氧化层307可以选择为SiO₂。优选地，应力层308可选择为具有张应力的氮化物层，应力层308可以选择具有张应力的SiN。优选地，氧化层307和应力层308的形成方式可以分别选择为化学气相沉积（CVD）或物理气相沉积（PVD）等。

如图3C所示，在核心NMOS器件321上面形成掩膜层309，并且去除I/O NMOS器件322上的应力层308。优选地，掩膜层309可选择为光阻材料，例如可选择为各种材料的光刻胶，掩膜层的厚度根据材料不同可以是几百纳米到几千纳米的数量级，例如可以是500-5000纳米。优选地，去除I/O NMOS器件322上的应力层308的步骤可采用刻蚀方法。优选地，例如可以采用干刻蚀法，所选的气体可以是但不限于CH₂F₂或CH₃F其中的一种或其组合，或者选用湿刻蚀法，蚀刻液例如选择磷酸溶液等。掩膜层309的作用是防止核心NMOS器件321上的应力层308被去除，从而为仅对核心NMOS器件321进行应力记忆技术处理做准备。

如图3D所示，去除核心NMOS器件上的掩膜层309。并且对核心NMOS器件321进行退火。优选地，去除掩膜层309的步骤可以使用灰化工艺。优选地，退火步骤可选用快速热退火（RTA）工艺或激光退火（Laser Anneal）工艺，其工艺温度范围可以是但不限于1000~1300摄氏度。

如图3E所示，去除核心NMOS器件321上的应力层308。类似于去除I/O NMOS器件322上的应力层308，去除步骤可优选采用刻蚀方法，例如可以采用干刻蚀法，所选的气体可以是但不限于CH₂F₂或CH₃F其中的一种或其组合，或者选用湿刻蚀法，蚀刻液例如选择磷酸溶液等。

如图3F所示，去除核心NMOS器件321和I/O NMOS器件322上的氧化层307。去除氧化层307的步骤可优选采用刻蚀方法，例如可以采用干刻蚀法，所选的气体可以是但不限于CH₂F₂或CH₃F其中的一种或其组合，或者选用湿刻蚀法，蚀刻液例如选择磷酸溶液等。在完成之后接着进行后续的工艺步骤，例如自对准工艺以及接触孔的刻蚀等等，完成整个器件的制作。

图4是根据本发明对NMOS半导体器件采用应力记忆技术的方法流程图。如图4所示，在步骤401，提供半导体前端器件，包括核心NMOS器件321和I/O NMOS器件322；在步骤402，对半导体前端器件进行N型离子注入，用以在核心NMOS器件和I/O NMOS器件上形成NMOS器件的源/漏区306B与306B’；在步骤403，在核心NMOS器件321和I/O NMOS器件322上形成氧化层307和应力层308；在步骤404，在核心NMOS器件321上形成掩膜层309，并去除I/O NMOS器件322上的应力层308；在步骤405，去除核心NMOS器件321上的掩膜层，并对核心NMOS器件321进行退火；在步骤406，去除核心NMOS器件321上的应力层308；在步骤407，去除核心NMOS器件321和I/O NMOS器件322上的氧化层307。

根据本发明，在退火工艺之前在核心NMOS器件上形成一层掩膜层、并去除I/O NMOS器件上的应力层307，即仅对核心NMOS器件采用应力记忆技术，而未对I/O NMOS器件采用应力记忆技术。从而避免了因采用应力记忆技术而导致的I/O NMOS器件的热载流子注入性能的降低。

一般衬底除了包含有I/O NMOS器件和核心NMOS器件还包含有PMOS器件，而PMOS器件是不需要采用应力记忆技术的，即不需要在PMOS器件上形成这层应力层，因此在退火工艺之前会将PMOS器件上的应力层去除。而本发明中去除I/O NMOS器件上的应力层的步骤可以在这个步骤中同时进行。也就是说，根据本发明对整个工艺来说，只是增加形成和去除掩膜层的步骤，即不会由于增加额外的工艺造成制作半导体器件的周期的延长以及成本的增加。

图5是对采用本发明的方法和现有技术制造的NMOS半导体器件进行寿命测试的结果对比图。在测试结果500中，公式（1）表示HCI热载流子注入的可靠性工业标准模型：

Lifetime × I _d /W=C × (I _sub /I _d ) ^-m                   （1）

如图5所示，横轴501表示“衬底电流/漏极电流”测试模型的衬底电流与漏极电流的比值I_sub/I_d，纵轴502表示半导体器件寿命与漏极电流/沟道宽度的乘积Liftime×I_d/W，其单位为“秒×毫安/微米”，横线503表示对NMOS半导体器件测试时的期望寿命标准，可以由半导体生产厂家事先设定或由客户定制。其中C和m是拟合出的常数。节点504A-504F为使用本发明的方法制造的NMOS半导体器件的测试节点，节点505A-505F为使用现有技术制造的NMOS半导体器件的测试节点。由节点504A-504F和节点505A-505F可以分别“逼近”得到实际工作电压下的节点504和505。节点504表示使用本发明的方法制造的NMOS半导体器件的寿命测试结果，节点505表示使用现有技术制造的NMOS半导体器件的寿命测试结果。如图5所示，节点505处于期望寿命标准的横线503之下，说明使用现有技术制造的NMOS半导体器件的寿命由于I/O NMOS器件的热载流子注入的可靠性降低而无法达到期望标准。而节点504处于期望寿命标准的横线503之上，说明使用本发明的方法制造的NMOS半导体器件由于提高了热载流子注入的可靠性，从而使寿命完全达到期望标准。

根据上述实施例的改进的采用应力记忆技术制造的半导体器件可应用于多种集成电路（IC）中。根据本发明的IC例如是存储器电路，如随机存取存储器（RAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、静态RAM（SRAM）、或只读存储器（ROM）等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列（PLA）、专用集成电路（ASIC）、合并式DRAM逻辑集成电路（掩埋式DRAM）或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种用于制造NMOS半导体器件的方法，所述方法包括下列步骤：

提供半导体前端器件，包括核心NMOS器件和I/O NMOS器件； 

在核心NMOS器件和I/O NMOS器件上形成氧化层和应力层；

在核心NMOS器件上形成掩膜层，并去除I/O NMOS器件上的应力层； 

去除核心NMOS器件上的掩膜层，并对核心NMOS器件进行退火；

去除核心NMOS器件上的应力层；以及

去除核心NMOS器件和I/O NMOS器件上的氧化层。

2.如权利要求1所述的方法，其特征在于，所述去除核心NMOS器件上的应力层和所述去除I/O NMOS器件上的应力层的步骤使用刻蚀法，并且所述去除核心NMOS器件和I/O NMOS器件上的氧化层的步骤使用刻蚀法。

3.如权利要求2所述的方法，其中所述刻蚀法包括干刻蚀法和湿刻蚀法，所述干刻蚀法采用的气体为CH₂F₂或CH₃F其中的一种或二者组合，所述湿刻蚀法采用磷酸溶液作为刻蚀液。

4.如权利要求1所述的方法，其特征在于，所述对核心NMOS器件进行退火的步骤使用快速退火工艺或激光退火工艺。

5.如权利要求1所述的方法，其特征在于，所述氧化层和所述应力层的形成方式可以分别选择为化学气相沉积或物理气相沉积。

6.如权利要求1所述的方法，其特征在于，所述氧化层的材料是SiO₂。

7.如权利要求1所述的方法，其特征在于，所述应力层的材料是SiN。

8.如权利要求1所述的方法，其特征在于，所述掩膜层的材料是光刻胶。

9.一种利用如权利要求1至8中任意一项所述的方法制造的半导体器件的集成电路，所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路和掩埋式DRAM、射频器件。

10.一种利用如权利要求1至8中任意一项所述的方法制造的半导体器件的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。

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