CN102751325B

CN102751325B - 一种隧穿场效应晶体管及其制造方法

Info

Publication number: CN102751325B
Application number: CN201110100732.4A
Authority: CN
Inventors: 许高博; 徐秋霞
Original assignee: Institute of Microelectronics of CAS
Current assignee: Ruili Flat Core Microelectronics Guangzhou Co Ltd
Priority date: 2011-04-21
Filing date: 2011-04-21
Publication date: 2015-09-16
Anticipated expiration: 2031-04-21
Also published as: CN102751325A

Abstract

本申请公开了一种隧穿场效应晶体管及其制造方法，包括：半导体衬底；应变层，位于所述半导体衬底上；沟道区，位于所述半导体衬底和应变层中；栅堆叠，位于所述沟道区上，所述栅堆叠包括栅介质层和栅电极层，所述栅介质层位于沟道区上，所述栅电极层位于栅介质层上；源区和漏区，位于所述沟道区两侧且嵌入半导体衬底中，其中，部分源区延伸至所述栅堆叠下方；袋区，位于所述栅堆叠下方源区中并被源区所包裹，在靠近沟道区一侧，袋区与源区边沿重合并与沟道区相接。

Description

一种隧穿场效应晶体管及其制造方法

技术领域

本发明涉及半导体领域，具体地涉及一种隧穿场效应晶体管及其制造方法，尤其涉及一种异质结隧穿场效应晶体管及其制造方法，其通过非晶化技术在晶体管器件表面形成异质结，引入应变。

背景技术

40多年来，集成电路技术按摩尔定律持续发展，特征尺寸不断缩小，集成度不断提高，功能越来越强。目前，金属氧化物半导体场效应晶体管(MOSFET)的特征尺寸已进入亚50nm。单个芯片上集成有上百亿个晶体管。然而，伴随集成度的不断提高，单位面积上晶体管数量急剧增加带来功耗的急剧增大。如今，SOC芯片的功耗已达到百瓦量级，这对器件的封装、散热及冷却提出了更高的要求。集成电路的高功耗一方面会使产品的寿命和可靠性大大降低，另一方面大量的集成电路无时不在消耗着地球上有限的电力资源。在能源问题日趋严重的今天，低压低功耗半导体器件的研制成为当今集成电路技术研究中的重中之重。

在集成电路技术中，功耗一般包括来自开关的动态功耗和来自漏电的静态功耗。伴随器件特征尺寸的不断减小，动态功耗和静态功耗都呈现不断增加的趋势。半导体器件的静态功耗与工作电压(V_dd)成正比，动态功耗与V_dd ²成正比，因此在集成电路技术发展的早期一般是通过减小V_dd以获得较小的功耗。当集成电路技术节点在130nm以上时，V_dd与器件的特征尺寸成比例缩小，但是当集成电路技术节点发展到130nm以下，尤其是进入亚100nm以后，V_dd减小的速度已跟不上器件的特征尺寸减小的速度。这一方面是受到电源技术发展的限制，按着摩尔定律集成度每18个月翻一番，而电源技术要达到相同的发展水平则需要5年。另一方面是受到MOSFET自身工作机制的限制。众所周知，MOSFET是通过栅极控制势垒的升高与降低实现器件的开启与关断，电流的形成来自于载流子势垒跃迁。根据波尔兹曼理论，MOSFET的亚阈值斜率(Subthreshold Slop，SS)不会小于60mV/dec。为了获得好的驱动特性，在减小V_dd的同时需相应减小阈值电压(V_t)，但是由于亚阈值斜率的限制，静态漏电(I_off)将成指数规律的增加，因此器件的工作电压会维持在一个较高的水平。

以14nm技术节点为例，如果按照等比例缩小的规律计算，器件的工作电压应为0.14V，实际上器件的预计工作电压在0.7V，这样功耗将增加25倍。为了降低功耗，实现器件在0.14V下工作，同时要保证具有好的开关特性(I_on/I_off＞10³)，那么器件的亚阈值斜率应该≤45mV/dec。因此，为了获得低压低功耗器件，需克服亚阈值斜率为60mV/dec的壁垒，超陡亚阈值斜率半导体器件的研究逐渐引起人们的关注。

隧穿场效应晶体管以其优良的电学特性和可实现性引起了研究人员的注意，被认为是未来低压低功耗领域最有希望的半导体器件之一。隧穿场效应晶体管通过载流子隧穿机制实现器件的工作，因此可以获得超陡亚阈值斜率。但是，由于受制于载流子隧穿几率的影响，实际制备中隧穿场效应晶体管的驱动电流一直较低，成为隧穿场效应晶体管迫切需要解决的关键问题。

发明内容

为了解决上述技术问题，本发明提出了一种隧穿场效应晶体管及其制造方法，该方法采用非晶化技术在半导体衬底表面形成异质结，从而减小表面处能带间隙，提高载流子的隧穿几率，从而提高晶体管的驱动能力，同时非晶化技术有利于实现袋区的超浅结，进一步提高晶体管的电学特性。

根据本发明的一个方面，提供了一种隧穿场效应晶体管，包括：半导体衬底；应变层，位于半导体衬底上；沟道区，位于半导体衬底与应变层中；栅堆叠，位于沟道区上，栅堆叠包括栅介质层和栅电极层，栅介质层位于沟道区上，栅电极层位于栅介质层上；源区与漏区，位于沟道区两侧且嵌入半导体衬底中，其中部分源区延伸至栅堆叠下方；袋区，位于栅堆叠下方源区中并被源区所包裹，在靠近沟道区一侧，袋区与源区边沿重合并与沟道区相接。

优选地，所述应变层为锗硅应变层，锗硅应变层的厚度在3纳米至30纳米。

根据本发明的另一个方面，提供了一种隧穿场效应晶体管的制造方法，包括：提供半导体衬底；在半导体衬底中形成源区和漏区，其中，源区和漏区掺杂类型相反；在半导体衬底上形成应变层；在源区中形成袋区，其中，袋区与源区掺杂类型相反；在半导体衬底上形成栅堆叠，栅堆叠包括栅介质层和栅电极层，栅介质层形成于袋区与沟道区上，栅电极层形成于栅介质层上，其中，袋区位于源区中靠近沟道区一侧，袋区与源区边沿重合并与沟道区相接。

优选地，所述提供半导体衬底的步骤包括：半导体衬底为本征掺杂或轻掺杂硅半导体衬底，轻掺杂硅半导体衬底掺杂类型与漏区掺杂类型相同。

优选地，所述在半导体衬底上形成源区和漏区的步骤包括：在半导体衬底上形成源区掩膜图案，注入第一导电类型掺杂元素；在半导体衬底上形成漏区掩膜图案，注入第二导电类型掺杂元素，漏区与源区掺杂类型相反；高温退火推进形成源/漏区。

可选地，第一导电类型掺杂元素为P型掺杂元素，第二导电类型掺杂元素为N型掺杂元素。

可选地，第一导电类型掺杂元素为N型掺杂元素，第二导电类型掺杂元素为P型掺杂元素。

优选地，所述在半导体衬底上形成应变层的步骤包括：采用非晶化技术，在半导体衬底表面注入衬底元素的同族元素，使半导体衬底表面原子非晶化；经热退火处理形成应变层，该热退火处理在实际工艺中可以为袋区掺杂激活快速热退火工艺。

可选地，所述非晶化技术可以包括：在硅衬底表面注入锗元素，使硅衬底表面原子非晶化。

可选地，所述非晶化技术也可以包括：在锗衬底表面注入硅元素，使硅衬底表面原子非晶化。

优选地，所述在源区中形成袋区的步骤包括：在半导体衬底上形成袋区掩膜图案，然后，采用超低能离子注入技术在源区中形成袋区，并经快速热退火处理形成超浅结，其中，袋区掺杂类型与源区掺杂类型相反。

优选地，所述在半导体衬底上形成栅堆叠的步骤包括：在半导体衬底上形成栅介质层；在栅介质层上形成栅电极层；对栅电极层和栅介质层进行图案化形成栅堆叠。

可选地，栅介质层为高k栅介质层，栅电极层为金属栅层。

本发明提供的这种隧穿场效应晶体管及其制造方法，由于采用非晶化技术，一方面在半导体衬底表面形成应变层，使界面能带间隙减小，有利于提高载流子的隧穿几率，提高隧穿场效应晶体管的驱动能力，一方面有利于获得袋区超浅结，进一步提高晶体管的电学特性。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1-5示出了根据本发明实施例制造隧穿场效应晶体管的流程中各步骤对应的器件结构的截面图；

图6示出了根据本发明实施例得到的隧穿场效应晶体管的结构示意图。

附图标记说明：

1000 半导体衬底；

1002 沟道区；

1003 非晶化层；

1004 应变层；

1006 源区；

1008 袋区；

1010 漏区；

1012 栅介质；

1014 栅电极；

1016 侧墙；

1018 金属硅化物；

1020 隔离结构。

具体实施方式

以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

图6示出了根据本发明的一个实施例得到的隧穿场效应晶体管。其中，该隧穿场效应晶体管包括：

半导体衬底1000；应变层1004，位于半导体衬底1000上；沟道区1002，位于半导体衬底1000和应变层1004中；源区1006，位于沟道区1002一侧且嵌入半导体衬底中，部分源区延伸至栅堆叠下；袋区1008，位于源区1006中且被源区1006所包裹；漏区1010，位于沟道区1002另一侧且嵌入半导体衬底中；栅堆叠，位于沟道区1002和袋区1008上，栅堆叠包括栅介质层1012和栅电极层1014，栅介质层1012位于沟道区1002和袋区1008上，栅电极层1014位于栅介质层1012上。

另外，该隧穿场效应晶体管还可以包括位于栅堆叠两侧的侧墙1016。

优选地，在源区1006和漏区1010的上表面还包括金属硅化物1018。器件的两侧还可以包括有隔离结构1020，例如可以是浅沟槽隔离(STI)或其他隔离结构。

优选地，半导体衬底1000为本征掺杂或轻掺杂半导体衬底。如果半导体衬底1000为轻掺杂半导体衬底，掺杂类型应与漏区1010相同。

优选地，应变层1004为锗硅应变层，厚度在3纳米至30纳米范围内。例如，当半导体衬底1000为硅衬底时，可以通过向硅衬底中注入锗元素；或者当半导体衬底1000为锗衬底时，可以通过向锗衬底中注入硅元素，来形成这种锗硅应变层。

优选地，源区1006与漏区1010位于栅堆叠两侧且嵌入半导体衬底1000，掺杂类型相反。

优选地，袋区1008位于源区1006中并被源区1006所包裹，在靠近沟道区1002一侧，袋区1008与源区1006边缘重合，并与沟道区1002相接，袋区1008掺杂类型与源区1006掺杂类型相反。

优选地，栅介质层1012为高k栅介质材料如Hf基高k栅介质材料，例如可以包括HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON中的任一种或几种。

优选地，栅电极层1014为金属栅电极层，例如可以包括TaAlN、TiAlN、MoAlN、AlNx、TaN、TiN、MoN、Mo或W中的任一种或几种。

在本发明的实施例中，通过在半导体衬底表面注入衬底元素的同族元素并退火形成应变层会在半导体衬底表面形成异质结，引入应力，从而使界面处能带间隙减小，有利于提高载流子的隧穿几率，提高隧穿场效应晶体管的驱动能力。同时表面的非晶化有利于获得袋区超浅结，进一步提高晶体管的电学特性。

在本发明的一个实施例中采用硅作为半导体衬底和锗作为注入元素，图1～5详细示出了根据本发明实施例制造隧穿场效应晶体管流程中各步骤得到的中间结构的截面图。以下，将参照这些附图来对根据本发明实施例的各个步骤予以详细说明。

首先，如图1所示，提供半导体衬底1000。半导体衬底1000为本征掺杂或轻掺杂半导体衬底，可以包括任何适合的半导体衬底材料，具体可以是但不限于硅、锗、锗化硅、SOI(绝缘体上硅)、GeOI(绝缘体上锗)等。此外，半导体衬底1000可以可选地包括外延层。对于本发明的实施例，优选采用本征掺杂硅衬底。

接着，在半导体衬底1000上形成隔离结构1020，优选采用浅沟槽隔离(Shallow Trench Isolation，STI)。在本发明的实施例中也可以采用其他隔离结构，隔离结构与本发明的主旨无关，这里不再赘述。

然后，如图2所示，在半导体衬底1000上形成第一导电类型如P型源区1006以及与第一导电类型相反的第二导电类型如N型漏区1010。具体地，首先在半导体衬底1000上形成P型源区掩膜图案(例如，露出要通过注入形成为源区的衬底区域，而覆盖其他区域)，接着注入P型掺杂元素，可以为B、BF₂或In离子；然后在半导体衬底1000上光刻形成N型漏区掩膜图案(例如，露出要通过注入形成为漏区的衬底区域，而覆盖其他区域)，接着注入N型掺杂元素，可以为P、As或Sb离子；然后高温退火推进形成P型源区1006和N型漏区1010。半导体衬底1000上形成的掩膜图案可以在适当的时候去除。在上述实施例中，描述了首先对源区进行注入然后对漏区进行注入的例子，但是本领域技术人员应当理解，也可以先对漏区进行注入然后对源区进行注入。

接着，如图3所示，在半导体衬底1000表面注入衬底元素的同族元素。在本实施例中，衬底元素为硅，因此例如注入锗元素。锗的注入能量可以为3至30keV，注入剂量可以为10¹³至10¹⁵cm^-2。从而在半导体表面形成非晶化层1003。该非晶化层1003可以通过热退火处理来形成应变层。在本发明的实施例中，为了节约工艺流程，非晶化层1003的热退火处理可以通过随后进行的袋区杂质激活快速热退火工艺(如下所述)来一并进行，而不是单独进行。

然后，如图4所示，在P型源区1006中形成袋区1008。具体地，首先在半导体衬底1000上形成袋区掩膜图案(例如，露出要通过注入形成为袋区的衬底区域，而覆盖其他区域)，接着超低能注入与源区1006的第一导电类型相反的第二导电类型如N型掺杂元素，可以为As或Sb离子，注入能量可以为3至10keV；然后快速热退火形成袋区1008。快速热退火方式可以采用尖峰退火(Spike-anneal)或激光退火(Laser-anneal)快速热退火方式。形成的袋区1008应位于P型源区1006中，且被P型源区1006所包裹，在靠近沟道区1002一侧，袋区与源区边缘重合。同时，在袋区1008快速热退火过程中，非晶化层1003重新分布形成应变层1004。

接着，如图5所示，形成栅堆叠。具体地，首先，在半导体衬底1000上形成栅介质层1012，栅介质层优选为高k栅介质层如Hf基高k栅介质层，例如可以包括HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON中的任一种或几种；接着，在栅介质层上继续形成栅电极层1014，栅介质层优选为TaAlN、TiAlN、MoAlN、AlNx、TaN、TiN、MoN、Mo或W中的任一种或几种；然后，对栅介质层和栅电极层进行图案化形成栅堆叠，栅堆叠应位于袋区和沟道区上方。

然后，如图6所示，可以在栅堆叠两侧形成侧墙1016，在侧墙1016两侧源区1006和漏区1010上形成金属硅化物1018。

最后，按照常规的器件形成方法，在整个半导体器件结构上形成层间介质层，并在层间介质层中形成与栅极和源/漏的接触。

根据本发明的实施例，采用锗预非晶化技术与超低能注入工艺相结合实现超浅结。同时锗预非晶化技术的采用可以在器件表面形成异质结，提高载流子的隧穿几率，从而提高器件的电学特性。

此外，高k栅介质和金属栅技术的采用使后续制备工艺在低温下进行，消除了高温工艺对结深的影响。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。

以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。

Claims

1.一种隧穿场效应晶体管的制造方法，包括：

提供半导体衬底；

在所述半导体衬底中形成源区和漏区，其中，源区和漏区掺杂类型相反；

在所述半导体衬底上形成应变层，包括：

采用非晶化技术，在半导体衬底上注入与衬底元素同族的元素，使半导体衬底表面原子非晶化；

经热退火处理形成应变层；

在所述源区中形成袋区，其中，袋区与源区掺杂类型相反；

在所述半导体衬底上形成栅堆叠，所述栅堆叠包括栅介质层和栅电极层，所述栅介质层形成于所述袋区与沟道区上，所述栅电极层形成于栅介质层上，

其中，袋区形成在应变层中，位于源区中靠近沟道区一侧，袋区与源区边沿重合并与沟道区相接，以及

形成应变层时的热退火处理为袋区杂质激活快速热退火工艺。

2.根据权利要求1所述的方法，其中，所述提供半导体衬底的步骤包括：半导体衬底为本征掺杂或轻掺杂半导体衬底。

3.根据权利要求2所述的方法，其中，如果半导体衬底为轻掺杂半导体衬底，掺杂类型与漏区掺杂类型相同。

4.根据权利要求1所述的方法，其中，所述在半导体衬底上形成源区和漏区的步骤包括：

在半导体衬底上形成源区掩膜图案，注入第一导电类型掺杂元素；

在半导体衬底上形成漏区掩膜图案，注入第二导电类型掺杂元素，所述第二导电类型与第一导电类型相反；

高温退火推进形成源/漏区。

5.根据权利要求1所述的方法，其中，所述非晶化技术的步骤包括：在硅衬底上注入锗元素，使硅衬底表面原子非晶化。

6.根据权利要求1所述的方法，其中，所述非晶化技术的步骤包括：在锗衬底上注入硅元素，使锗衬底表面原子非晶化。

7.根据权利要求1所述的方法，其中，所述在源区中形成袋区的步骤包括：

在所述源区上形成袋区掩膜图案，注入与源区掺杂类型相反的元素；

快速热退火形成袋区。

8.根据权利要求1所述的方法，其中，所述在半导体衬底上形成栅堆叠的步骤包括：

在所述半导体衬底上形成栅介质层；

在所述栅介质层上形成栅电极层；

对所述栅电极层和栅介质层进行图案化，以形成栅堆叠。

9.根据权利要求8所述的方法，其中，所述栅介质层为高k栅介质层。

10.根据权利要求8所述的方法，其中，所述栅电极层为金属栅电极层。