CN102194751A - 制作互补型金属氧化物半导体器件的方法 - Google Patents

Abstract

本发明公开了一种制作互补型金属氧化物半导体器件(CMOS器件)的方法，所述CMOS器件包括具有张应力层的NMOS区域和具有压应力层的PMOS区域，所述方法包括：提供一个具有NMOS区域和PMOS区域的半导体器件，所述NMOS区域的上方形成具有掺杂剂的张应力层；在所述NMOS区域的具有掺杂剂的张应力层和PMOS区域的上方沉积压应力层；在所述压应力层上形成覆盖PMOS区域、暴露NMOS区域的光刻胶图层；以所述光刻胶图层为掩膜刻蚀NMOS区域的压应力层，在该压应力层的刻蚀过程中检测所述张应力层中的掺杂剂所给出的信号，当信号强度达到预定值时，停止刻蚀，以得到所述CMOS器件。采用本发明的方法不会在该张应力层上残余氧化层，简化了制备具有应力层的CMOS器件的步骤。

Description

制作互补型金属氧化物半导体器件的方法

技术领域

本发明涉及半导体制作工艺，特别涉及制作互补型金属氧化物半导体器件的方法。

背景技术

集成电路的制作需要根据指定的电路布局在给定的芯片区域上形成大量的电路元件。考虑到操作速度、耗电量及成本效率的优异特性，CMOS(互补型金属氧化物半导体)技术目前是最有前景的用于制作复杂电路的方法之一。在使用COMS技术制作复杂的集成电路时，有数百万个晶体管(例如，N沟道晶体管与P沟道晶体管)形成于包含结晶半导体层的衬底上。不论是N沟道晶体管还是P沟道晶体管，CMOS晶体管都含有所谓的PN结，PN结由以下两者的界面形成：高浓度掺杂的漏极/源极区、以及配置于该漏极区与该源极区之间的反向掺杂沟道。

在CMOS晶体管结构中，用形成于沟道区附近且通过薄绝缘层而与该沟道区分隔的栅极电极来控制沟道区的导电率，例如控制导电沟道的驱动电流能力。当在栅极电极上施加适当的控制电压形成导电沟道后，沟道区的导电率取决于掺杂浓度和多数电荷载流子的迁移率。对于沟道区在晶体管宽度方向的给定延伸部分而言，沟道区的导电率取决于源极区与漏极区之间的距离，该距离也被称作沟道长度。因此，沟道区的导电率是决定CMOS晶体管效能的主要因素。因此，减小沟道长度以及减小与沟道长度相关联的沟道电阻率，成为用来提高集成电路操作速度的重要设计准则。

然而，持续缩减晶体管尺寸从而减小沟道长度会带来诸多问题，例如沟道的可控性减小。这些问题必须加以克服，以免过度地抵消掉逐步减小CMOS晶体管沟道长度所得到的优势。另外，持续减小关键尺寸还需要相适应的工艺技术或开发更复杂的工艺技术用来补偿短沟道效应，因此从工艺角度上看会越来越困难。目前已提出从另一个角度来提高晶体管的开关速度，即通过对于给定沟道长度增大沟道的载流子迁移率。这种提高载流子迁移率的方法可以避免或至少延缓在与装置缩放尺寸相关联的工艺中所遇到的许多问题。

在制造过程中采用多样的改善方法以获取更高的元件性能。半导体器件衬底中的机械应力已被广泛应用于调节器件的性能。例如，在硅中，当沟道膜处于在电流方向的压应力之下和/或处于在硅膜法线方向的张应力之下时，空穴迁移率提高；而当硅膜处于电流方向的张应力之下和/或处于硅膜法线方向的压应力下时，电子迁移率提高。因此，可以在P沟道场效应管和/或N沟道场效应管的沟道区中有利地产生压应力和/或张应力，以增强这样的器件的性能，即具有区域化应力结构的CMOS，其在沿着源极-漏极的方向上，在NMOS的N型通道表面形成张应力(Tensile Stress)的应力层，可以增加电子的迁移率，在PMOS的P型通道表面形成压应力(Compressive Stress)的应力层，可以提高空穴的迁移率。

图1A为现有技术中形成的CMOS器件的结构示意图，CMOS器件包括PMOS区域102和NMOS区域103。该PMOS区域102具有源极、漏极和第一栅极104’，NMOS区域103具有源极、漏极和第二栅极104。

图1B至图1J显示了在所述CMOS器件上制备具有张应力层110的NMOS区域103和具有压应力层113的PMOS区域102的示意图。

参照图1B所示，在CMOS器件上方沉积一层张应力层110，其覆盖PMOS区域102和NMOS区域103；接着，如图1C所示，在NMOS区域103的张应力层110的上方涂覆光刻胶，利用一掩膜进行曝光，经显影等工艺得到第一光刻胶图层111，该第一光刻胶图层111覆盖NMOS区域103，暴露出PMOS区域102；再者，如图1D所示，利用第一光刻胶图层111为掩膜刻蚀掉PMOS区域102的张应力层110；然后，如图1E所示，去除第一光刻胶图层111。

接着，如图1F所示，在PMOS区域102和具有张应力层110的NMOS区域103的上方沉积一层氧化层112；其次，如图1G所示，在该氧化层112的上方形成一层压应力层113；接着，如图1H所示，在PMOS区域102的压应力层113上涂覆另一层光刻胶，利用另一掩膜进行曝光，经显影等工艺后，便得到了第二光刻胶图层114，该第二光刻胶图层114覆盖了PMOS区域102的压应力层113，暴露出NMOS区域103的压应力层113；如图1I所示，利用第二光刻胶图层114为掩膜刻蚀掉NMOS区域103的压应力层113；如图1J所示，得到包括具有张应力层110的NMOS区域103和具有压应力层113的PMOS区域102的CMOS器件。

其中，上述制备具有应力层的CMOS器件的过程中，通常采用主刻蚀和过刻蚀相结合的方法对NMOS区域103上方的压应力层113进行去除，由此采用氧化层112作为阻挡层，用于防止刻蚀压应力层113时，损坏NMOS区域103上方的张应力层110。然而，在实际的工艺中，难以精确地控制NMOS区域103上方的压应力层113的刻蚀进度。如果刻蚀不足，会导致较多的氧化层残留在NMOS区域103的张应力层110的上方；相反，则可能将NMOS区域103的张应力层110给部分刻蚀掉，进而得不到符合实际需求的具有应力层的CMOS器件。

因此，如何简化制备具有应力层的CMOS器件的方法，并避免上述应力层在制备过程中受到损伤成为当前需要解决的技术问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决上述问题，本发明提出了一种制作互补型金属氧化物半导体器件的方法，其中，所述互补型金属氧化物半导体器件包括具有张应力层的NMOS区域和具有压应力层的PMOS区域，所述方法包括：

提供一个具有NMOS区域和PMOS区域的半导体器件，所述NMOS区域的上方形成具有掺杂剂的张应力层；

在所述NMOS区域的具有掺杂剂的张应力层上方和PMOS区域的上方沉积压应力层；

在所述压应力层上形成覆盖PMOS区域、暴露NMOS区域的光刻胶图层；

以所述光刻胶图层为掩膜刻蚀所述NMOS区域的压应力层，在该压应力层的刻蚀过程中检测所述张应力层中的掺杂剂所给出的信号，当所述信号强度达到预定值时，停止刻蚀，以得到所述互补型金属氧化物半导体器件。

进一步地，所述张应力层的掺杂剂为砷离子或锗离子。

进一步地，所述张应力层中掺杂剂的摩尔浓度为1％至20％。

进一步地，所述NMOS区域张应力层是通过化学气相沉积法实施的。

进一步地，所述张应力层的掺杂剂采用化学气相沉积或等离子体方式进行掺杂。

进一步地，所述压应力层采用干刻蚀法进行刻蚀。

进一步地，所述预定值为预先设定的信号强度参考值。

进一步地，所述压应力层或张应力层的材料为氮化硅或氮氧化硅。

进一步地，所述压应力层或张应力层为多层。

本发明是在制备具有应力层的CMOS器件的过程中，通过具有掺杂剂的张应力层代替原无掺杂剂的张应力层，进而节省氧化层的步骤。当刻蚀具有张应力层的NMOS区域上的压应力层时，通过检测张应力层上掺杂剂的信号，依据该信号可以精确控制压应力层的刻蚀进度。采用本发明的方法不会损伤NMOS区域的张应力层，更不会在该张应力层上残余氧化层，进而简化了制备具有应力层的CMOS器件的步骤，同时提高了CMOS器件的良品率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图IA至图1J为使用现有技术制备具有应力层的CMOS器件的示意图；

图2A至图2I是根据本发明的一个实施例中制备具有应力层的CMOS器件的示意图；

图3A和图3B分别为现有技术的方法和本发明的方法在去除压应力层后的CMOS器件的SEM示意图；

图4为通过本发明的方法制备具有应力层的CMOS器件的步骤流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何通过改进制作CMOS器件的工艺来解决上述问题。本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

图2A至图2I示出了根据本发明的一个实施例制备具有应力层的CMOS器件的示意图。

首先，如图2A所示，提供一个具有NMOS区域和PMOS区域的CMOS器件，该的PMOS区域202和NMOS区域203被浅沟槽隔离开。该PMOS区域202具有源极、漏极和第一栅极204’，NMOS区域203具有源极、漏极和第二栅极204。

图2B至图2I显示了在图2A所示的CMOS器件上制备具有张应力层210的NMOS区域203和具有压应力层212的PMOS区域202的示意图。

如图2B所示，在整个结构上方形成一层张应力层210，该张应力层210的主要成分是氮化硅，厚度大约为450～550埃，优选为500埃。其中，该张应力层210中掺杂有掺杂剂，优选的掺杂剂为砷离子或锗离子或为其混合物。其次通过CVD方法或等离子体溅射方法在CMOS器件的上方沉积掺杂有砷离子或锗离子的张应力层210。在本实施例中，采用CVD方法沉积掺杂有砷离子的张应力层210，且该砷离子在张应力层中的摩尔浓度为5％。当然，张应力层210中的掺杂剂不限于砷离子和锗离子，只要不与张应力层的材料发生反应，且容易获取信号的离子均可以作为张应力层的掺杂剂。另外，在张应力层中，可以依据掺杂剂的材料选择合适的摩尔浓度比，优选张应力层中掺杂剂的摩尔浓度在1％到20％之间。进一步地，还可以在该张应力层210上再次沉积其他层(图中未示出)以满足实际工艺需求。

接着，如图2C所示，在NMOS区域203的上涂覆第一光刻胶图层211，该第一光刻胶图层211覆盖NMOS区域203的张应力层210，暴露出PMOS区域202的张应力层210。然后，如图2D所示，对PMOS区域202的张应力层210进行刻蚀，优选采用干刻蚀法进行刻蚀，去除PMOS区域202的张应力层210。接着，如图2E所示，采用灰化的方法去除第一光刻胶图层211。

其次，如图2F所示，在PMOS区域202和具有张应力层210的NMOS区域203的上方形成一层压应力层212，该压应力层212可通过CVD方法沉积，该压应力层的材料可以是但不限于氮化硅。本实施例中的压应力层212属于非掺杂的SIN层，厚度大约为500埃左右。进一步地，还可以在该压应力层212上再次形成其他层(图中未示出)。接着，如图2G所示，在PMOS区域202的压应力层212上涂覆一层掩膜即第二光刻胶图层213，其覆盖PMOS区域202，暴露出NMOS区域203的压应力层212。

然后，如图2H所示，对该NMOS区域203的压应力层212进行回蚀，去除NMOS区域203的压应力层212，该处可以选用干刻蚀法进行回蚀。在回蚀NMOS区域203的压应力层212的同时，检测掺杂剂的信号/光谱，当检测到掺杂剂的信号/光谱的强度达到某一预定值时，停止对NMOS区域203的压应力层212的刻蚀，所述预定值为预先设定的信号/光谱强度参考值或经验值。本实施例的张应力层210中的掺杂剂为砷离子，由于该砷离子的活动较强，在刻蚀NMOS区域的压应力层212的过程中通过感应器或光谱仪较容易获取到该砷离子的信号，进而可以精确掌握NMOS区域203上方的压应力层212的刻蚀进度。具体地，可以通过发射光谱、质谱、电子探针、离子探针、俄歇电子能谱和X光荧光等检测方法检测砷离子的信号，例如，采用1020MPT原子发射光谱仪检测砷离子的信号，当检测到信号强度为100时，停止对NMOS区域的压应力层212的刻蚀，由此依据预先设定即可以将NMOS区域上方的压应力层212完全去除，且不会损伤张应力层210的结构。当检测到的砷离子信号较为微弱时，优选不停止刻蚀步骤，其原因是由于压应力层的沉积不均匀，若停止刻蚀步骤，可能导致压应力层的刻蚀不充分。

最后，如图2I所示，采用灰化的方法去除第二光刻胶图层213，得到包括具有压应力层212的PMOS区域和具有张应力层210的NMOS区域的CMOS器件。

如图3A和图3B所示，图3A示出了采用现有技术的方法刻蚀压应力层后的具有应力层的CMOS器件的SEM示意图，图3B示出了采用本发明的方法刻蚀压应力层后获取的具有应力层的CMOS器件的SEM示意图。图3A显示刻蚀后的NMOS区域上方残留了较多的氧化层(如图3A中箭头所指)，而图3B的NMOS区域均匀一致，无其他层结构残余。即，现有技术的NMOS区域的氧化层112在刻蚀时不能够完全被刻蚀掉，其残余在该NMOS区域的张应力层上，导致该CMOS器件不符合实际的工艺需求。

然而，在如图3B所示的采用本发明的一个实施例所述的方法制得的具有应力层的CMOS器件的SEM图中无任何氧化层残余，且各个区域的表面均匀一致。具体地，图3B中的CMOS器件的张应力层中掺杂剂为砷离子，且在张应力层中掺杂剂的摩尔浓度为5％，由此在制备具有应力层的CMOS器件的过程中省去了在张应力层上方沉积氧化层的步骤。当刻蚀NMOS区域203所具有掺杂剂的张应力层210上方沉积的压应力层212时，通过原子发射光谱仪同步检测张应力层210的掺杂剂砷离子的信号，有效地掌握刻蚀压应力层212的进度。该方式不会导致对NMOS区域的张应力层210的损伤，也不会使得压应力层212刻蚀不充分残余在NMOS区域203的张应力层210上。

另外，在对采用本发明方法制备的具有应力层的CMOS器件进行电性测试(WAT)分析时，测试结果显示使用上述本发明的一个实施例的方法得到的CMOS器件的电学性能优于现有技术制备的CMOS器件的电学性能，相应地，提高了CMOS器件中载流子的迁移率。由此可见，本发明的方法也可起到提高CMOS器件的性能的效果。

优选地，本实施例中还可以采用现有技术中提供的一具有NMOS区域203和PMOS区域202的半导体器件(CMOS器件)，所述NMOS区域203的上方具有掺杂剂的张应力层210，接着在上述的结构上沉积压应力层212，进一步去除NMOS区域203的压应力层212，得到包括具有压应力层212的PMOS区域202和具有张应力层210的NMOS区域的CMOS器件。该张应力层210和压应力层212的材料可以为SIN或氮氧化硅。所述沉积张应力层210或压应力层212的方法属于现有技术中的沉积方法，故不再详述该沉积方法。

图4为通过本发明的一个实施例的方法制备具有应力层的CMOS器件的步骤流程图。其具体的步骤包括：

步骤401：提供一个具有NMOS区域和PMOS区域的CMOS器件，所述NMOS区域的上方具有掺杂剂的张应力层；

步骤402：在所述NMOS区域所具有的掺杂剂的张应力层和PMOS区域的上方沉积压应力层；

步骤403：检测所述掺杂的张应力层中的掺杂剂所给出的信号，依据所述信号刻蚀去除在所述掺杂的张应力层的上方沉积的压应力层，当该信号达到预设值时，停止刻蚀，以得到所述互补型金属氧化物半导体器件。

优选地，所述掺杂剂为砷离子，其砷离子在张应力层中的摩尔浓度比为5％。通过上述方法可以简化制备具有应力层的CMOS器件的步骤，以及能够提高制备具有应力层的CMOS器件的良品率。

根据如上所述的实施例制作的半导体器件可以消除具有应力层的CMOS器件中氧化层残余的问题，依据上述方法制备的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种制作互补型金属氧化物半导体器件的方法，其中，所述互补型金属氧化物半导体器件包括具有张应力层的NMOS区域和具有压应力层的PMOS区域，所述方法包括：

提供一个具有NMOS区域和PMOS区域的半导体器件，所述NMOS区域的上方形成有具有掺杂剂的张应力层；

在所述NMOS区域的具有掺杂剂的张应力层上方和PMOS区域的上方沉积压应力层；

在所述压应力层上形成覆盖PMOS区域、暴露NMOS区域的光刻胶图层；

以所述光刻胶图层为掩膜刻蚀所述NMOS区域的压应力层，在该压应力层的刻蚀过程中检测所述张应力层中的掺杂剂所给出的信号，当所述信号强度达到预定值时，停止刻蚀，以得到所述互补型金属氧化物半导体器件。

2.如权利要求1所述的方法，其特征在于，所述张应力层的掺杂剂为砷离子或锗离子。

3.如权利要求1所述的方法，其特征在于，所述张应力层中掺杂剂的摩尔浓度为1％至20％。

4.如权利要求1所述的方法，其特征在于，所述NMOS区域的张应力层是通过化学气相沉积法实施的。

5.如权利要求1所述的方法，其特征在于，所述张应力层的掺杂剂采用化学气相沉积或等离子体方式进行掺杂。

6.如权利要求1所述的方法，其特征在于，所述压应力层采用干刻蚀法进行刻蚀。

7.如权利要求1所述的方法，其特征在于，所述预定值为预先设定的信号强度参考值。

8.如权利要求1所述的方法，其特征在于，所述压应力层或张应力层的材料为氮化硅或氮氧化硅。

9.如权利要求1所述的方法，其特征在于，所述压应力层或张应力层为多层。

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