JP2006005294A - 半導体装置 - Google Patents

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Abstract

【課題】 完全空乏型ＭＩＳＦＥＴでは、単結晶ＳＯＩ層が数十ｎｍ程度と薄くなると、不純物濃度によるしきい値電圧Ｖｔｈの制御には原理的に限界があり、相補型ＭＩＳＦＥＴにおいてｐ型とｎ型の双方の所期のＶｔｈを同時に実現することは困難であった。
【解決手段】ＭＩＳＦＥＴのゲート絶縁膜を金属酸化物４と酸窒化膜３の積層とし、ゲート電極５はソース・ドレイン６と同じ導電型の多結晶Ｓｉ半導体膜を用いて形成する。ゲート絶縁膜と半導体膜のゲート電極に発生するフラットバンド電圧のシフトにより、エンハンスメントの所期のＶｔｈが同時に達成される。不純物濃度によりＶｔｈを制御する場合に較べ、１つのＭＩＳＦＥＴに対する不純物の個数の統計的なゆらぎによるＶｔｈのばらつきを低減できるため、Ｖｔｈ、電源電圧ともに低く設定することが可能となる。
【選択図】 図１

Description

本発明は半導体装置に係り、特にＳＯＩ（Silicon on Insulator）構造を有するＭＩＳＦＥＴ（Metal/Insulator/Semiconductor Field Effect Transistor）に関する。
近年、ＬＳＩの高集積化、高性能化に伴ない、ＭＩＳＦＥＴの微細化が進み、ゲート長がスケーリングされることで、しきい値電圧Ｖｔｈが低下する短チャネル効果の問題が顕著となっている。この短チャネル効果は、ＭＩＳＦＥＴのソースおよびドレイン部分の空乏層の広がりが、チャネル長の微細化に伴い、チャネル部分にまで影響を与えることに起因する。この影響を防ぐためには、チャネル部分の不純物濃度を高くし、ソースおよびドレイン部分の空乏層の広がりを抑制することが考えられる。しかし、チャネル部分の不純物濃度を高くすると、不純物散乱の増大に伴うキャリアの移動度により、駆動電流の劣化が問題となる。また、不純物濃度を高くすると、基板とソース、ドレイン間の寄生容量が増大し、ＭＩＳＦＥＴの高速動作を阻害することになる。
また、従来、これらＭＩＳＦＥＴのしきい値電圧Ｖｔｈは、チャネル領域の不純物濃度によって制御されている。チャネルの不純物濃度の制御は、１００ｎｍノード程度のデザインルールのＬＳＩまでは、イオン注入技術と短時間熱処理技術とを駆使して比較的良好に行われている。
しかし、１００ｎｍノードもしくはそれ以降の、より微細なデザインルールのＭＩＳＦＥＴにおいては、チャネルの不純物量によってしきい値電圧Ｖｔｈを制御をする方法では、チャネル長が短くなるにつれて、１個当たりのＭＩＳＦＥＴのしきい値電圧Ｖｔｈに寄与する不純物の絶対数が少なくなるため、統計的なゆらぎによるしきい値電圧Ｖｔｈのばらつきが無視できなくなり、しきい値電圧Ｖｔｈを制御できなくなっている（例えば、非特許文献１参照）。
このような問題を解決するため、近年、ＳＯＩ構造が注目されている。この構造では絶縁膜（例えば酸化シリコン膜）によって完全な素子間分離を行うため、ソフトエラーやラッチアップが抑制され、集積度の高いＬＳＩにおいても高い信頼性が得られるだけでなく、拡散層の接合容量が低減されるため、スイッチングにともなう充放電が少なくなり、高速、低消費電力化に対しても有利になる。
このＳＯＩ型ＭＩＳＦＥＴには、大別して二つの動作モードがある。一つはゲート電極直下のボディ領域に誘起された空乏層がボディ領域の底面、すなわち埋め込み酸化膜との界面にまで到達する完全空乏型（Full Depletion）ＳＯＩである。もう一つは空乏層がボディ領域の底面まで到達せず、中性領域が残る部分空乏型（Partial Depletion）ＳＯＩである。
完全空乏型ＳＯＩ−ＭＩＳＦＥＴでは、ゲート直下の空乏層の厚さが埋め込み酸化膜によって制限されるため、空乏電荷量が部分空乏型ＳＯＩ−ＭＩＳＦＥＴよりも大幅に減少し、代わってドレイン電流に寄与する可動電荷が増える。その結果、急峻なサブスレッショルド特性（Ｓ特性）が得られるという利点がある。
すなわち、急峻なＳ特性が得られると、オフリーク電流を抑制しながらしきい値電圧Ｖｔｈを下げることができる。その結果、低い動作電圧でもドレイン電流が確保され、例えば１Ｖ以下で動作する（しきい値電圧Ｖｔｈも０．３Ｖ以下、本明細書中では０．１Ｖを目標とする）ような、極めて消費電力の少ないＭＩＳＦＥＴの作製が可能となる。
また、通常の半導体シリコン基板に作製したＭＩＳＦＥＴの場合、上述した短チャネル効果の問題があるが、完全空乏型ＳＯＩ−ＭＩＳＦＥＴの場合は酸化膜で基板と素子が分離されており、空乏層が広がることがないため、完全空乏型ＳＯＩ−ＭＩＳＦＥＴでは、基板濃度を低くすることができる。従って、不純物散乱の増大に伴うキャリア移動度の低下が抑制されるため、高駆動電流化を図ることができる。さらに、不純物濃度によりしきい値電圧Ｖｔｈを制御する方法に較べて、１つのＭＩＳＦＥＴに対する不純物の個数の統計的なゆらぎによるしきい値電圧Ｖｔｈのばらつきを低減させることができる。
一方、完全空乏型ＳＯＩ−ＭＩＳＦＥＴの場合、単結晶ＳＯＩ層が数十ｎｍ程度と薄いため、不純物濃度によるしきい値電圧Ｖｔｈの制御には原理的に限界がある。また、チャネル部の不純物濃度を、例えば１×１０１８ｃｍ−３以上の高濃度にすると、不純物散乱の増大に伴いキャリアの移動度が低下するので、電流駆動能力が低下する上に、しきい値電圧ＶｔｈのＳＯＩ層の膜厚依存性の増大が無視できなくなる。
従って、チャネル部の不純物濃度制御の他、ゲート電極材料（従来から用いられているｎ型の半導体膜ゲート電極材料およびｐ型の半導体膜電極材料に加え、金属電極材料）の仕事関数によってもＭＩＳＦＥＴのしきい電圧Ｖｔｈを制御できるようにすることが、微細ＭＩＳＦＥＴ対応のプロセスとして切望されるようになってきている。
例えば、ｎチャネル型ＭＩＳＦＥＴにｎ型の多結晶シリコンゲート電極材料を、ｐチャネル型ＭＩＳＦＥＴにｐ型の多結晶シリコンゲート電極材料を用いて、完全空乏型ＳＯＩ−ＭＩＳＦＥＴを作製した場合についての報告がある（例えば、非特許文献２参照）。
また、ｎチャネル型ＭＩＳＦＥＴにｐ型の多結晶シリコンゲート電極材料を、ｐチャネル型ＭＩＳＦＥＴにｎ型の多結晶シリコンゲート電極材料を用いて、完全空乏型ＳＯＩ−ＭＩＳＦＥＴを作製した場合の報告もある（例えば、非特許文献３参照）。
また、ゲート電極を金属材料で形成し、金属材料の仕事関数を利用して、完全空乏化型ＳＯＩ−ＭＩＳＦＥＴのしきい値電圧Ｖｔｈを制御する報告もある（例えば、非特許文献４、非特許文献５参照）。
さらに、金属酸化物ゲート絶縁膜として高誘電率（high−K）材料のアルミナ（Ａｌ２Ｏ３）を用い、シリコン基板と金属酸化物ゲート絶縁膜界面に酸化膜（ＳｉＯ２）またはシリコン酸窒化膜（ＳｉＯＮ）を設けてリーク電流を抑制する構成が知られている（例えば、特許文献１参照）。
またさらに、ｎ型ポリシリコンゲートを有するエンハンスメント型の薄膜ＳＯＩデバイスを得るために、ｎチャネル型ＭＯＳＦＥＴのゲート酸化膜を、Ａｌが１０００ｐｐｍ含まれるＡｌ水溶液中に浸すことにより、Ａｌによる負の固定電荷をゲート酸化膜中に形成できることが知られている（例えば、特許文献２参照）。
特開２００３−０６９０１１号公報
特開平０４−０３７１６８号公報 １９９４年ブイ・エル・エス・アイ・シンポジウム・オン・ブイ・エル・エス・アイ・テクノロジ、ダイジェスト・オブ・テクニカルペーパーズ、ｐ．１３−１４（T.Mizuno et al.,"Performance Fluctuations of 0.10μｍMOSFETs - Limitation of 0.10μｍ ULSIs", Symposium on VLSI Technology Digest of Technical Papers, pp.13-14, 1994 ） ２００２年アイ・イー・ディー・エム、ダイジェスト・オブ・テクニカルペーパーズ、ｐ．２６７−２７０(B. Doris et al.,"Extreme Scaling with Ultra-Thin Si Channel MOSFETs"IEDM Tech., pp.267−270, 2002) １９９４年ブイ・エル・エス・アイ・シンポジウム・オン・ブイ・エル・エス・アイ・テクノロジ、ダイジェスト・オブ・テクニカルペーパーズ、ｐ．３７−３８(T. Tanigawa et al.,"Enhancement of Data Retention Time for Giga-bit DRAMs Using SIMOX Technology"Symp. on VLSI Technology, pp.37-38, 1994) １９９２年アイ・イー・ディー・エム、ダイジェスト・オブ・テクニカルペーパーズ、ｐ．３４５−３４８(J-M. Hwang et al.,"Novel Polysilicon/TiN Stacked-Gate Structure for Fully-Depleted SOI/CMOS" IEDM Tech. Digest, pp.345-348, 1992) １９９５年アイ・イー・ディー・エム、ダイジェスト・オブ・テクニカルペーパーズ、ｐ．８８１−８８４(H. Shimada et al.,"Threshold Voltage Adjustment in SOI MISFETs by Employing Tantalum for Gate Material", IEDM Tech. Digest, pp.881-884, 1995)
しかしながら、従来から用いられているｎ型の多結晶シリコンゲート電極材料およびｐ型の多結晶シリコンゲート電極材料に加え、金属電極材料による仕事関数制御では、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのしきい値電圧Ｖｔｈを同時に実現することができないという問題がある。
以下に、その詳細について説明する。なお、ＭＩＳＦＥＴのゲート絶縁膜として酸化膜を用いたＭＯＳＦＥＴの場合を例に説明するが、ＭＯＳＦＥＴだけに限定するものではないことはもちろんである。
図３Ａ（非特許文献２の図６に相当する）は、ｎチャネル型ＭＩＳＦＥＴにゲート絶縁膜として酸化膜を用い、ゲート電極材料としてｎ型の多結晶シリコンを用いて、完全空乏型ＳＯＩ−ｎチャネルＭＯＳＦＥＴ（以下、「ｎＭＯＳ」と言う）を作製した場合のドレイン・ソース間電流（以下、単に「ドレイン電流」と言う）Ｉｄｓのゲート・ソース間電圧（以下、単に「ゲート電圧」と言う）Ｖｇｓの静特性（以下、Ｉｄｓ−Ｖｇｓ特性という）である。ここでは、ドレイン・ソース間に印加される電圧Ｖｄｓ（以下、単に「ドレイン電圧」と言う」）が、１．２Ｖと０．０５Ｖの場合の特性を示している。横軸はゲート電圧Ｖｇｓ（Ｖ）であり、縦軸はドレイン電流Iｄｓである。図中ａで示した矢印は、例えばドレイン電圧Ｖｄｓが１．２Ｖの時にドレイン電流Ｉｄｓが１ｎＡ流れる時の目標とするゲート電圧（しきい値電圧）を示しているが、０．１Ｖのしきい値電圧を有するエンハンスメント型ＭＯＳＦＥＴが得られずに、矢印ｂに示すように、しきい値電圧がデプレッション型のｎＭＯＳとなっている。
図３Ｂ（非特許文献２の図２に相当する）はｐチャネル型ＭＯＳＦＥＴ（以下、「ｐＭＯＳ」と言う）にｐ型の多結晶シリコンゲート電極材料を用いて、完全空乏型ＳＯＩ−ｐＭＯＳを作製した場合のＩｄｓ−Ｖｇｓ特性である。ｎＭＯＳと同様に、図中ａで示す目標とする−０．１Ｖのしきい値電圧を有するエンハンスメント型ｐＭＯＳのしきい値電圧が得られずに、矢印ｂに示すようにデプレッション型となってしまう。
したがって、図３Ａ及び図３Ｂから明らかなように、多結晶シリコンゲート電極材料を用いた場合は、ｎＭＯＳ、ｐＭＯＳ共に、デプレッション型となり、通常回路で必要とされる所期のしきい値電圧Ｖｔｈよりも小さい値となってしまう。その結果、オフリーク電流が大幅に増大するといった問題が生じる。
次に、ｎＭＯＳにｐ型の多結晶シリコンゲート電極材料を、ｐＭＯＳにｎ型の多結晶シリコンゲート電極材料を用いて、完全空乏型ＳＯＩ−ＭＯＳＦＥＴのしきい電圧制御が試みられた例（非特許文献３参照）を、図４Ａおよび図４Ｂに示す。同図は、作製されたＭＯＳＦＥＴのＩｄ−Ｖｇｓ特性である。この場合、高しきい値電圧化が可能となるため、ｎＭＯＳおよびｐＭＯＳともに、エンハンスメント型のＭＯＳＦＥＴが作製可能になる。
ここで、ｎ型の多結晶シリコンゲート電極材料とｐ型の多結晶シリコンゲート電極材料とでは仕事関数差は約１．１Ｖ存在する。すなわち、例えば、ｎＭＯＳの場合、ｐ型の多結晶シリコンゲート電極材料を用いることで、ｎ型の多結晶シリコンゲート電極材料を用いた場合に較べて、しきい値電圧Ｖｔｈは約１．１Ｖと大きく高しきい電圧Ｖｔｈ側にシフトすることになる。そのため、通常回路で必要とされる所期のしきい電圧Ｖｔｈよりも大きい値となる結果、駆動電流が低下するといった問題が生じる。
一方、ゲート電極を金属材料で形成し、金属材料の仕事関数を利用して、完全空乏化型ＳＯＩ−ＭＩＳＦＥＴのしきい値電圧Ｖｔｈを制御しようとする様々な試みも行われ、例えば、非特許文献４では金属ゲート電極材料としてＴｉＮを適用したＳＯＩ−ＣＭＯＳが開示されている。図５に、非特許文献４の図２に示されたＴｉＮを用いた完全空乏型ＳＯＩ−ＭＯＳＦＥＴのドレイン電流Ｉｄｓ−ゲート電圧Ｖｇｓ特性を示す。Ｉｄｓ＝１ｎＡの時のＮＭＯＳのしきい値電圧は０．４Ｖ、ｐＭＯＳのしきい値電圧は−０．５Ｖであり、この場合も目標とする絶対値で０．１Ｖのしきい値電圧Ｖｔｈを、ｎＭＯＳおよびｐＭＯＳとも同時に実現できていないことがわかる。
これは、ゲート電極の材料が決まると、ＭＯＳＦＥＴのしきい値電圧ＶｔｈはＭＯＳＦＥＴのデバイス構造（チャネル不純物濃度、ゲート絶縁膜の膜厚等）によって必然的に決まるので、ゲート電極を単に金属で形成する場合には、１種類のしきい値電圧Ｖｔｈを有するＭＯＳＦＥＴしか作製することができないという本質的な問題に起因する。
そのため、ｎＭＯＳとｐＭＯＳを同時に目標のしきい値電圧に設定しようとする場合には、ｎＭＯＳとｐＭＯＳでそれぞれ個別の仕事関数を有する金属材料を適用する必要があり、プロセスが複雑化するという難点がある。また、ゲート電極に金属材料を用いるので従来プロセスとの整合性に欠けるという根本的な問題も存在する。
以上のように、完全空乏型ＳＯＩ−ＭＩＳＦＥＴでは、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのしきい値電圧Ｖｔｈを同時に制御することが困難であった。
本発明は、上記従来の課題に鑑みてなされたものであり、その目的は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのしきい値電圧Ｖｔｈを同時に制御できることを可能とする半導体装置を提供することにある。
本発明は、本発明者らがＡｌ２Ｏ３やＨｆＯ２をはじめとする金属酸化物膜を用いてＭＩＳＦＥＴのゲート絶縁膜を形成すると、下記新現象が生じることを見出した結果に基づいている。以下、これに関して説明する。
図６Ａ及び図６Ｂに、金属酸化物ゲート絶縁膜として、Ａｌ２Ｏ３を用いて作製したＭＩＳＦＥＴの、容量（Ｃ）−電圧（Ｖ）測定結果（以下、「Ｃ−Ｖ曲線」と言う）を示す。ここで、特許文献１に記載されているように、シリコン基板と金属酸化物ゲート絶縁膜界面に、酸窒化膜を形成することで、移動度の劣化を抑制したゲート電極構造としている。また、ゲート電極材料として、ｎチャネル型ＭＩＳＦＥＴ（以下、「ｎＭＩＳＦＥＴ」と言う）にはｎ型の多結晶シリコンを、ｐチャネル型ＭＩＳＦＥＴ（以下、「ｐＭＩＳＦＥＴ」と言う）にはｐ型の多結晶シリコンを用いた。
図６Ａ及び図６Ｂより、ｐＭＩＳＦＥＴとｎＭＩＳＦＥＴの実測されたＣ−Ｖ曲線（丸印）は、矢印ｓ１とｓ２で示すように、計算結果で予測されるＣ−Ｖ曲線（実線）からそれぞれ大きくシフトしており、フラットバンド電圧シフトが、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴ共に発生していることがわかる。
ゲート絶縁膜に、Ａｌ２Ｏ３／ＳｉＯ２を用いた場合のフラットバンド電圧ＶＦＢのシフト量の測定結果は、ｎＭＩＳＦＥＴでは＋０．４４Ｖ、ｐＭＩＳＦＥＴでは−０．２５Ｖであった。すなわち、ゲート絶縁膜にＡｌ２Ｏ３を用いると、ｎＭＩＳＦＥＴのフラットバンド電圧は図７Ａに示すように正の方向（ネガティブ・チャージ）に、ｐＭＩＳＦＥＴの場合には図７Ｂに示すように、負の方向（ポジティブ・チャージ）にと、それぞれ異なる方向にシフトしている。なお、図７Ａおよび図７Ｂにおいて黒丸は、ゲート絶縁膜にＳｉＯ２を用いた場合のしきい値電圧Ｖｔｈを示す。
例えば、特許文献２に開示されているように、ゲート酸化膜をアルミニウム（Ａｌ）の溶液中に浸すことで、Ａｌによる負の固定電荷−Ｑｓｓ（ネガティブ・チャージ）を膜中に形成することが可能となる。すなわち、ｎＭＩＳＦＥＴのしきい値電圧Ｖｔｈを正の方向（エンハンスメント方向）にシフトさせることが可能となることが知られている。しかし、Ａｌによって膜中に発生する負の固定電荷−Ｑｓｓ（ネガティブ・チャージ）をｐＭＩＳＦＥＴに適用した場合、ｐＭＩＳＦＥＴのしきい値電圧Ｖｔｈは、ネガティブ・チャージにより正の方向、すなわちデプレッション方向にシフトし、オフリーク電流が増大する。これは、前述した本実験結果のｐＭＩＳＦＥＴが負の方向へシフトするのとは反対の挙動である。
ここで、金属酸化物ゲート絶縁膜であるＡｌ２Ｏ３膜厚、および界面層である酸窒化膜の膜厚を変化させてもフラットバンド電圧のシフト量は変化しないことが、実験結果より確認されている。
以上の結果から、フラットバンド電圧シフトを発生させる固定電荷は、金属酸化物膜中あるいは酸窒化膜に存在するのではなく、金属酸化膜とその上部に存在するゲート電極との界面に発生しているものと考えられる。さらに、この界面に発生する固定電荷は、ｎＭＩＳＦＥＴのフラットバンド電圧を、正の方向（ネガティブ・チャージ）に、ｐＭＩＳＦＥＴの場合には、負の方向（ポジティブ・チャージ）にと、それぞれ異なる方向にシフトさせる。そのため、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴのしきい値電圧Ｖｔｈは、同じエンハンスメント方向へのシフトが可能であり、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴのしきい値電圧Ｖｔｈを同時に制御することが可能となる。本発明は、発明者らが得たこの知見により成されたものである。
前述した本発明の目的を達成する代表的な手段の一例を示せば、次の通りである。すなわち、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に絶縁膜を介して形成された半導体層と、前記半導体層に形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間に形成されたチャネル領域と、前記チャネル領域上部に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して形成されたゲート電極とを備えた電界効果型トランジスタを有する半導体装置であって、前記ゲート絶縁膜は、シリコン酸化膜よりも高い誘電率を有する金属酸化物を用いて形成されたゲート絶縁膜であり、前記ゲート電極は、前記ソース領域およびドレイン領域と同じ導電型の半導体膜と高融点金属膜とを順に重ねた構造を具備することを特徴とするものである。
ここで、前記高誘電金属膜の代わりに高融点金属シリサイド膜を用いてもよい。
また、前記半導体膜は多結晶シリコン膜とすれば好適である。
本発明によれば、完全空乏型ＳＯＩ−ＭＩＳＦＥＴに対して、多結晶シリコンゲート電極と金属酸化物間に発生するフラットバンド電圧のシフトを利用することで、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの双方において、所期のしきい値電圧Ｖｔｈを同時に実現することができ、半導体装置の低電力化と高速化を両立させることが可能となる。
以下、本発明に係る半導体装置の好適ないくつかの実施例について、添付図面を参照しながら詳細に説明する。なお、各断面図において、要部は他の部分よりも拡大して示されている。各部の材質、導電型、および製造条件等は本実施例の記載に限定されるものではなく、種々の設計変更が可能であることは言うまでもない。
図１は本発明に係るＭＩＳＦＥＴの第１の実施例を示す完成断面図であり、図２Ａ〜図２Ｃは、その製造工程を順に示す断面図である。本実施例は、薄膜ＳＯＩ基板のｎＭＩＳＦＥＴのしきい値電圧Ｖｔｈをエンハンスメント型にするために、高誘電率材料である金属酸化物ゲート絶縁膜とｎ型多結晶シリコンゲート電極とを用いて形成したことを特徴としている。
以下、図２Ａ〜図２Ｃを用いて本実施例のＭＩＳＦＥＴの製造方法を説明する。図２Ａに示すように、半導体基板１上に絶縁性のＳｉＯ２からなるＢＯＸ（Buried Oxide）層８が形成され、さらにＢＯＸ層８上に薄い単結晶Ｓｉ層からなるＳＯＩ層１３を有する基板を用いる。なお、後述する他の実施例では、ＳＯＩ層を有する基板について参照符号を付して特に図示してはいないないが、本実施例の図２Ａに示したＳＯＩ層１３を有する基板と同様の構造である。
ＳＯＩ−ＭＩＳＦＥＴを完全空乏型で動作させるためには、ＳＯＩ層１３の膜厚をゲート長の１／３〜１／４に設定する必要がある。したがって、１００ｎｍノード以降のデバイスでは、ＳＯＩ層の膜厚を２５ｎｍ以下にすることが望ましい。
基板１上にシリコン酸化膜を用いた素子分離領域としてＳＴＩ（Shallow Trench Isolation）２を形成する。続いて、酸素雰囲気中で１０００℃の熱処理によりＳｉＯ２膜３を、０．６ｎｍ形成する。その後、トリメチルアルミニウム［Ａｌ（ＣＨ３）３］を原料ガスに、Ｈ２Ｏを酸化ガスに用いる原子層堆積ＣＶＤ法（ＡＬＣＶＤ法）によって、３５０℃で１．０ｎｍのＡｌ２Ｏ３膜４を堆積した。
以上の工程によって、０．６ｎｍのＳｉＯ２膜３と１．０ｎｍの高誘電体膜絶縁膜（ここでは金属酸化物であるＡｌ２Ｏ３）４とからなるゲート絶縁膜を形成することができる。引き続き、Ａｌ２Ｏ３膜中の欠陥を修復するために、１０００℃の減圧酸素雰囲気中で３０秒のアニール処理を行うことが望ましい。なお、上記０．６ｎｍのＳｉＯ２膜３を形成した後、Ａｌ２Ｏ３膜４の形成前に、ＮＯ雰囲気中で、例えば９００℃１０秒程度の熱処理を行って、ＳｉＯ２膜３をシリコン酸窒化膜（ＳＩＯＮ）に置き換えてもよい。
ここで、金属酸化物４としては、Ａｌ，Ｚｒ，Ｈｆ，Ｙ，Ｌａなどの希土類酸化物膜又は希土類シリケート膜、もしくは、Ａｌ酸化膜とＡｌ酸化膜上に形成されるＺｒ，Ｈｆ，Ｙ，Ｌａなどの希土類酸化物膜又は希土類シリケート膜の積層膜、等を使用することができ、その膜厚も適宜変更することができる。
次に、多結晶シリコンを堆積し、さらに、例えばリンを高濃度イオン注入し、続いて例えば９００℃の窒素雰囲気中で２分の熱処理を行う。熱処理後、ゲート電極構造に加工してｎ型の低抵抗多結晶シリコンゲート電極５を形成する（図２Ａ参照）。ｎ型の低抵抗多結晶シリコンゲート電極５は、前述のごとく高濃度イオン注入を行うのではなく、モノシラン（ＳｉＨ４）とホスフィン（ＰＨ３）を用い６３０℃の温度で堆積を行って形成したそのままの（In-Situ）リンドープ多結晶Ｓｉ膜を用いてもなんら問題はない。
ゲート電極５を形成後、このゲート電極５をマスクとしてＡｓイオンを、例えば加速エネルギー３ｋｅＶ、注入量１×１０１５ｃｍ−２の条件でイオン注入し、ソースおよびドレイン領域の位置にｎ型の不純物拡散層領域６を形成する（図２Ｂ参照）。
次に、例えばシリコン酸化膜をＣＶＤ（Chemical Vapor Deposition）法等により堆積し、この絶縁膜をエッチバックしてサイドウォール７を形成する。
続いて、アニールにより不純物の活性化処理を行う。この処理は、例えば１０００℃で１秒程度で行うが、できる限り処理時間を短くし、熱履歴を短くすることにより、不純物の拡散を抑制するのが望ましい。アニール処理後、拡散層領域６およびゲート電極５の表層に金属シリサイド層９を形成する（図２Ｃ参照）。このシリサイド層は、例えば、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等の金属シリサイドを用いることができる。金属シリサイド層を形成した後、層間絶縁膜１０、さらにはドレインおよびソース電極を含む配線用電極１１を所望の回路方式に従って形成することにより、図１に示した構造のｎＭＩＳＦＥＴが得られる。
本実施例では、ＭＩＳＦＥＴを形成する基板としてＳＯＩ基板を使用し、完全空乏型ＭＩＳＦＥＴのように、チャネル領域１２を１０１８ｃｍ−３以下の低濃度とし、ゲート電極５と金属酸化膜４の導入によるフラットバンド電圧のシフトを利用してしきい値電圧Ｖｔｈを制御した。
チャネル領域１２の不純物濃度を低濃度に保っているので、不純物散乱の増大に伴うキャリアの移動度の低下が抑制されるため、高駆動電流化が期待できる。さらに、ＭＩＳＦＥＴのしきい値電圧Ｖｔｈをチャネル領域の不純物濃度により制御する場合に比較して、１つのＭＩＳＦＥＴに対する不純物の個数の統計的なゆらぎによるしきい値電圧Ｖｔｈのばらつきを低減させることができ、しきい値電圧Ｖｔｈ、電源電圧ともに低く設定することが可能となる。
また、ゲート絶縁膜として高誘電体絶縁膜であるＡｌ２Ｏ３を用い、かつ、チャネル領域１２との界面に酸化膜または酸窒化膜を設けているので、図８の特性線図から分かるように、酸化膜だけの場合に比べてゲートリーク電流ＩＬＫを低減することも可能となる。このため、半導体装置の低電力化、高速化を図ることができる。尚、図８において、横軸Ｔｏｘは酸化膜換算膜厚（ＥＯＴ）であり、縦軸はゲート電圧ＶＧ＝１Ｖ印加した時の単位面積当たりのゲートリーク電流である。
また、本実施例のＭＩＳＦＥＴの構造は、薄膜ＳＯＩ基板に形成するｐＭＩＳＦＥＴのしきい値電圧Ｖｔｈをエンハンスメント型にするために利用することもできる。その際、高誘電率材料である金属酸化物ゲート絶縁膜とｐ型多結晶シリコンゲート電極を用いて形成することにより、図７Ｂに示すように、ｐＭＩＳＦＥＴのしきい値電圧制御が可能となる。
従って、ｐＭＩＳＦＥＴにおいても、本実施例のｎＭＩＳＦＥＴと同様に、チャネル領域の不純物濃度を低濃度に保つことが可能で、不純物散乱の増大に伴うキャリアの移動度の低下が抑制されるため、高駆動電流化が期待できる。さらに、ＭＩＳＦＥＴのしきい値電圧Ｖｔｈをチャネル領域の不純物濃度により制御する場合に比較して、１つのＭＩＳＦＥＴに対する不純物の個数の統計的なゆらぎによるしきい値電圧Ｖｔｈのばらつきを低減させることができ、しきい値電圧Ｖｔｈおよび電源電圧を、ともに低く設定することが可能となる。また、高誘電体絶縁膜とチャネル領域との界面に酸化膜またはＳｉＯＮ膜を設けているので、ゲートリーク電流も低減する。よって半導体装置の低電力化、高速化を図ることができる。
図９は、本発明に係るＭＩＳＦＥＴの第２の実施例を示す断面図である。なお、図９において、第１の実施例の図１で示した構成要素と同じ構成部分には同じ参照符号を付して、その重複説明を省略する。すなわち、本実施例の構造は第１の実施例と比べて、ゲート電極５の側壁にオフセットスペーサ１４が追加されている点が第１の実施例と相違する。
この構造を追加するには、第１の実施例で説明した製造工程における多結晶シリコンゲート電極５を形成した後に、例えば酸化シリコン膜や窒化シリコン、酸化チタン膜等をＣＶＤ法により１０ｎｍ程度堆積し、この絶縁膜をエッチバックすることによりゲート電極５の側壁にオフセットスペーサ１４を形成すればよい。
続いて、この状態より、オフセットスペーサ１４をマスクとしてヒ素（Ａｓ）イオンを、例えば加速エネルギー３ｋｅＶ、注入量１×１０１５ｃｍ−２の条件でイオン注入し、ソースおよびドレイン領域の位置にｎ型の不純物拡散層領域６を形成する。前記オフセットスペーサ１４の堆積膜厚は、適宜変更可能である。
この後のサイドウォール７の形成工程からは、すべて第１の実施例と同様の工程を行うことにより、図９に示した構造が完成する。
本実施例のｎＭＩＳＦＥＴは、オフセットスペーサ１４をマスクとして、ソース及びドレイン領域となる不純物拡散層領域６を形成するので、拡散層領域のチャネル領域１２への横方向広がりを抑制でき、ゲート電極５と不純物拡散層領域６とのオーバーラップ領域が小さく、実効チャネル長を大きく確保することができる。このため、第１の実施例よりもさらにＭＩＳＦＥＴを微細化することが可能となるとともに、ゲート電極５と不純物拡散層領域６間とのオーバーラップ容量を小さく保てるため、寄生容量が減少し、第１の実施例よりもさらなるＭＩＳＦＥＴの高速化が可能となる。
本実施例のＭＩＳＦＥＴ構造もｐＭＩＳＦＥＴに適用できることは勿論であり、上記利点の外に、第１の実施例で述べた作用・効果も同様に有することは言うまでもない。
図１０は、本発明に係るＭＩＳＦＥＴの第３の実施例を示す断面図であり、低しきい値電圧（絶対値で、０．３Ｖ以下、目標Ｖｔｈ＝０．１Ｖ）を有するエンハンスメント型ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの双方を同一基板上に形成する場合の実施例である。
図１０に示すように、半導体基板１上に絶縁性のＳｉＯ２からなるＢＯＸ層８が形成され、さらにＢＯＸ層８上に薄いＳｉ層からなるＳＯＩ層を有する基板を用いる。この時、ＳＯＩ−ＭＩＳＦＥＴを完全空乏型で動作させるためには、ＳＯＩ層の膜厚をゲート長の１／３〜１／４に設定する必要がある。したがって、１００ｎｍノード以降のデバイスでは、ＳＯＩ層の膜厚を２５ｎｍ以下にすることが望ましい。
基板１上にシリコン酸化膜を用いた素子分離領域としてＳＴＩ２を形成する。続いて、酸素雰囲気中で１０００℃の熱処理によりＳｉＯ２膜３を、０．６ｎｍ形成する。その後、トリメチルアルミニウム［Ａｌ（ＣＨ３）３］を原料ガスに、Ｈ２Ｏを酸化ガスに用いる原子層堆積ＣＶＤ法（ＡＬＣＶＤ法）によって、３５０℃で１．０ｎｍのＡｌ２Ｏ３膜４を堆積した。
以上の工程によって、０．６ｎｍのＳｉＯ２膜３と１．０ｎｍの高誘電体膜絶縁膜（ここでは金属酸化物であるＡｌ２Ｏ３）４とからなるゲート絶縁膜を形成することができる。引き続き、Ａｌ２Ｏ３膜中の欠陥を修復するために、１０００℃の減圧酸素雰囲気中で３０秒のアニール処理を行うことが望ましい。なお、上記０．６ｎｍのＳｉＯ２膜３を形成した後、Ａｌ２Ｏ３膜４の形成前に、ＮＯ雰囲気中で、例えば９００℃１０秒程度の熱処理を行って、ＳｉＯ２膜３をシリコン酸窒化膜（ＳｉＯＮ）に置き換えてもよい。
ここで、金属酸化物４としては、Ａｌ，Ｚｒ，Ｈｆ，Ｙ，Ｌａなどの希土類酸化物膜又は希土類シリケート膜、もしくは、Ａｌ酸化膜とＡｌ酸化膜上に形成されるＺｒ，Ｈｆ，Ｙ，Ｌａなどの希土類酸化物膜又は希土類シリケート膜の積層膜、等を使用することができ、その膜厚も適宜変更することができる。
次に、多結晶シリコンを堆積し、ｎＭＩＳＦＥＴとなる領域には例えばリンを、ｐＭＩＳＦＥＴとなる領域には例えばホウ素を高濃度イオン注入し、続いて例えば９００℃の窒素雰囲気中で２分の熱処理を行う。熱処理後ゲート電極構造に加工し、ｎ型の低抵抗多結晶シリコンゲート電極２３、およびｐ型の低抵抗多結晶シリコンゲート電極２４を形成する。
ゲート電極２３，２４を形成後、この状態より、ｎＭＩＳＦＥＴに対して、ゲート電極２３をマスクとして、例えばＡｓイオンを、加速エネルギー３ｋｅＶ、注入量１×１０１５ｃｍ−２の条件でイオン注入し、ソースおよびドレイン領域の位置にｎ型の不純物拡散層領域２５を形成する。なお、Ａｓイオンを注入する際に、ｐＭＩＳＦＥＴ領域上は、例えばホトレジストにより覆ってＡｓイオンが注入されないようにしておく。
次に、ｐＭＩＳＦＥＴに対して、ゲート電極２４をマスクとして、例えばＢＦ２イオンを、加速エネルギー３ｋｅＶ、注入量１×１０１５ｃｍ−２の条件でイオン注入し、ソースおよびドレイン領域の位置にｐ型の不純物拡散層領域２６を形成する。次に、例えばシリコン酸化膜をＣＶＤ法等により堆積した後、この絶縁膜をエッチバックしてサイドウォール２９，３０を形成する。なお、ＢＦ２イオンを注入する際に、Ａｓイオン注入の際に設けたｐＭＩＳＦＥＴ領域上のホトレジストを除去し、今度はｎＭＩＳＦＥＴ領域上を、例えばホトレジストにより覆ってＢＦ２イオンが注入されないようにしておく。
続いて、アニールにより不純物の活性化処理を行う。この処理は、例えば１０００℃で１秒程度行うが、できる限り処理時間を短くし、熱履歴を短くすることにより、不純物の拡散を抑制するのが望ましい。アニール処理後、拡散層領域２５，２６およびゲート電極２３，２４の表層に金属シリサイド層３４を形成する。このシリサイド層は、例えば、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等の金属シリサイドを用いることができる。金属シリサイド層を形成した後、層間絶縁膜３５、さらにはドレインおよびソース電極を含む配線用電極３６を所望の回路方式に従って形成することにより、同一のＳＯＩ基板上に図１０に示した構造の相補型ＭＩＳＦＥＴが得られる。
本実施例でも、ＭＩＳＦＥＴを構成する基板としてＳＯＩ基板を使用し、完全空乏型ＭＩＳＦＥＴのように、チャネル領域３７，３８を１０１８ｃｍ−３以下の低濃度とし、ｎ型多結晶シリコンゲート電極２３と金属酸化膜４、およびｎ型多結晶シリコンゲート電極２４と金属酸化膜４の導入によるフラットバンド電圧のシフトを利用して、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの双方において、所期のしきい値電圧Ｖｔｈを制御した。
このようにフラットバンド電圧のシフトを利用すると、金属材料を用いることなく、従来から広く用いられているｎ型およびｐ型多結晶シリコンゲート電極により、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの双方のしきい値電圧を同時制御することができる。
このため次のような問題を解消できる。すなわち、ゲート電極を金属材料で形成し、金属材料の仕事関数を利用して、完全空乏化型ＳＯＩ−ＭＩＳＦＥＴのしきい値電圧Ｖｔｈを制御する場合には、ゲート電極の材料が決まると、ＭＩＳＦＥＴのしきい値電圧ＶｔｈはＭＩＳＦＥＴのデバイス構造（チャネル不純物濃度、ゲート絶縁膜の膜厚等）によって必然的に決まるので、ゲート電極を単に金属で形成すると、１種類のしきい値電圧Ｖｔｈを有するＭＩＳＦＥＴしか作製することができなかったという問題。
また、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを同時に目標のしきい値電圧に設定しようとする場合には、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴでそれぞれ個別の仕事関数を有する金属材料を用いる必要があったため、プロセスが複雑化するという問題。
さらに、金属材料を適用する場合は、従来プロセスとの整合性に欠けるという問題。これらの問題が無くなる。
しかも、本実施例によれば、チャネル領域３７，３８の不純物濃度を低濃度に保っているので、不純物散乱の増大に伴うキャリアの移動度の低下が抑制されるため、相補型ＭＩＳＦＥＴの高駆動電流化が期待できる。
さらに、ＭＩＳＦＥＴのしきい値電圧Ｖｔｈを、チャネル領域の不純物濃度により制御する場合に比較して、１つのＭＩＳＦＥＴに対する不純物の個数の統計的なゆらぎによるしきい値電圧Ｖｔｈのばらつきを低減させることができ、しきい値電圧Ｖｔｈと電源電圧ともに低く設定することが可能となる。
また、ゲート絶縁膜に高誘電体絶縁膜４を用い、この高誘電体絶縁膜４とシリコン基板のチャネル領域との界面にＳｉＯ２膜またはＳｉＯＮ膜を設けているので、ゲートリーク電流も低減する。よって半導体装置の低電力化、高速化を図ることができる。
図１１は本発明に係るＭＩＳＦＥＴの第４の実施例を示す断面図であり、低しきい値電圧（絶対値で、０．３Ｖ以下、目標Ｖｔｈ＝０．１Ｖ）を有するエンハンスメント型ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの双方を同一基板上に形成する場合の実施例である。なお、図１１において、第３の実施例の図１０で示した構成要素と同じ構成部分には同じ参照符号を付してその重複説明を省略する。すなわち、本実施例の構造は第３の実施例と比べて、ｎＭＩＳＦＥＴのゲート電極２３の側壁にオフセットスペーサ２７が、ｐＭＩＳＦＥＴのゲート電極２４の側壁にオフセットスペーサ２８が、それぞれ追加されている点が第３の実施例と相違する。
この構造を追加するには、第３の実施例で説明した製造工程における多結晶シリコンゲート電極２３，２４を形成した後に、例えば酸化シリコン膜や窒化シリコン膜、酸化チタン膜等をＣＶＤ法により１０ｎｍ程度堆積し、この絶縁膜をエッチバックすることによりゲート電極２３，２４の側壁に、それぞれオフセットスペーサ２７，２８を形成すればよい。
続いて、この状態より、ｎＭＩＳＦＥＴに対してゲート電極２３とオフセットスペーサ２７をマスクとして、例えばＡｓイオンを、加速エネルギー３ｋｅＶ、注入量１×１０１５ｃｍ−２の条件でイオン注入し、ソースおよびドレイン領域の位置にｎ型の不純物拡散層領域２５を形成する。なお、Ａｓイオンを注入をする際に、ｐＭＩＳＦＥＴ領域上は、例えばホトレジストにより覆ってＡｓイオンが注入されないようにしておく。
次に、ｐＭＩＳＦＥＴに対して、ゲート電極２４とオフセットスペーサ２８をマスクとして、例えばＢＦ２イオンを、加速エネルギー３ｋｅＶ、注入量１×１０１５ｃｍ−２の条件でイオン注入し、ソースおよびドレイン領域の位置にｐ型の不純物拡散層領域２６を形成する。なお、ＢＦ２イオンを注入をする際に、Ａｓイオン注入の際に設けたｐＭＩＳＦＥＴ領域上のホトレジストを除去し、今度はｎＭＩＳＦＥＴ領域上を、例えばホトレジストにより覆ってＢＦ２イオンが注入されないようにしておく。
次に、例えばシリコン酸化膜をＣＶＤ法等により堆積した後、この絶縁膜をエッチバックしてサイドウォール２９，３０を形成する工程からは、すべて第３の実施例と同様の工程を行うことにより、図１１に示した構造が完成する。
本実施例でも、第３の実施例と同様に、ＭＩＳＦＥＴを構成する基板としてＳＯＩ基板を使用し、完全空乏型ＭＩＳＦＥＴのように、チャネル領域３７，３８を１０１８ｃｍ−３以下の低濃度とし、ｎ型多結晶シリコンゲート電極２３と金属酸化膜４、およびｐ型多結晶シリコンゲート電極２４と金属酸化膜４の導入によるフラットバンド電圧のシフトを利用して、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの双方において、所期のしきい値電圧Ｖｔｈを制御した。
このようにフラットバンド電圧のシフトを利用すると、金属材料を用いることなく、従来から広く用いられているｎ型およびｐ型多結晶シリコンゲート電極により、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの双方のしきい値電圧を同時制御することができる。
このため、第３の実施例で述べた問題も同様に解消できると共に、本実施例では更に、次のような効果を奏する。すなわち、オフセットスペーサ２７，２８をマスクとしてｎ型の不純物拡散層領域２５およびｐ型の不純物拡散層領域２６を形成するので、拡散層領域のチャネル領域３７および３８への横方向広がりを抑制できる。このため、ｎ型多結晶シリコンゲート電極２３とｎ型の不純物拡散層領域２５間、およびｐ型多結晶シリコンゲート電極２４とｐ型の不純物拡散層領域２６間のオーバーラップ領域が小さく、実効チャネル長を大きく確保することができる。したがって、第３の実施例よりもさらにＭＩＳＦＥＴを微細化することが可能となる。
また、ｎ型多結晶シリコンゲートゲート電極２３とｎ型の不純物拡散層領域２５間、およびｐ型多結晶シリコンゲートゲート電極２４とｐ型の不純物拡散層領域２６間のオーバーラップ容量も小さく保てるため、寄生容量が減少し、第３の実施例よりもさらなるＭＩＳＦＥＴの高速化が可能となる。
しかも、チャネル領域３７および３８の不純物濃度を、完全空乏型ＭＩＳＦＥＴのように、１０１８ｃｍ−３以下の低濃度に保っているので、不純物散乱の増大に伴うキャリアの移動度の低下が抑制されるため、高駆動電流化が期待できる。さらに、ＭＩＳＦＥＴのしきい値電圧Ｖｔｈをチャネル領域の不純物濃度により制御する場合に比較して、１つのＭＩＳＦＥＴに対する不純物の個数の統計的なゆらぎによるしきい値電圧Ｖｔｈのばらつきを低減させることができ、しきい値電圧Ｖｔｈ、電源電圧ともに低く設定することが可能となる。また、高誘電体絶縁膜４を適用し、高誘電体膜４とチャネル領域との界面にＳｉＯ２膜またはＳｉＯＮ膜を設けているので、ゲートリーク電流も低減する。よって半導体装置の低電力化、高速化を図ることができる。
以上、本発明の好適な実施例について説明したが、本発明は上記実施例に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。
本発明に係る半導体装置の第１の実施例を示すＭＩＳＦＥＴの断面図。 第１の実施例のＭＩＳＦＥＴの製造工程を説明する断面図。 図２Ａの次の製造工程を説明するＭＩＳＦＥＴの断面図。 図２Ｂの次の製造工程を説明するＭＩＳＦＥＴの断面図。 従来のｎＭＯＳのドレイン電流とゲート電圧の関係を示す特性線図。 従来のｐＭＯＳのドレイン電流とゲート電圧の関係を示す特性線図。 従来の別のｎＭＯＳのドレイン電流とゲート電圧の関係を示す特性線図。 従来の別のｐＭＯＳのドレイン電流とゲート電圧の関係を示す特性線図。 従来のまた別のｎＭＯＳおよびｐＭＯＳのドレイン電流とゲート電圧の関係を示す特性線図。 金属酸化物ゲート絶縁膜を用いて作成したｐＭＩＳＦＥＴのＣ−Ｖ曲線。 金属酸化物ゲート絶縁膜を用いて作成したｎＭＩＳＦＥＴのＣ−Ｖ曲線。 金属酸化物ゲート絶縁膜を用いて作成したｎＭＩＳＦＥＴのしきい値電圧とフラットバンド電圧シフト量を示す図。 金属酸化物ゲート絶縁膜を用いて作成したｐＭＩＳＦＥＴのしきい値電圧とフラットバンド電圧シフト量を示す図。 酸化膜換算膜厚とゲートリーク電流の関係を示す図。 本発明に係る半導体装置の第２の実施例を示すＭＩＳＦＥＴの断面図。 本発明に係る半導体装置の第３の実施例を示す相補型ＭＩＳＦＥＴの断面図。 本発明に係る半導体装置の第４の実施例を示す相補型ＭＩＳＦＥＴの断面図。
符号の説明
１…半導体基板、２…素子分離酸化膜（ＳＴＩ：Shallow Trench Isolation）、３…シリコン酸化膜（または、シリコン酸窒化膜）、４…金属酸化膜、５，２３，２４…ゲート電極、６…ソース・ドレイン不純物領域、７，２９，３０…サイドウォール、８…ＢＯＸ層、９，３４…金属シリサイド層、１０，３５…層間絶縁膜、１１，３６…金属電極、１２，３７，３８…チャネル領域、１３…ＳＯＩ層（単結晶シリコン層）、１４，２７，２８…オフセットスペーサ。

Claims (14)

  1. 半導体基板と、前記半導体基板上に絶縁膜を介して形成された半導体層と、前記半導体層に形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間に形成されたチャネル領域と、前記チャネル領域上部に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して形成されたゲート電極とを備えた電界効果型トランジスタを有する半導体装置であって、
    前記ゲート絶縁膜は、シリコン酸化膜よりも高い誘電率を有する金属酸化物を用いて形成されたゲート絶縁膜であり、
    前記ゲート電極は、前記ソース領域およびドレイン領域と同じ導電型を有する半導体膜、又は前記半導体膜と高融点金属膜とを順に重ねた積層構造、又は前記半導体膜と高融点金属シリサイド膜とを順に重ねた積層構造のいずれかから成ることを特徴とする半導体装置。
  2. 請求項１において、
    前記金属酸化物は、Ａｌ，Ｚｒ，Ｈｆ，Ｙ，Ｌａなどの希土類酸化物膜、又は希土類シリケート膜の中から選択されるいずれかの膜であることを特徴とする半導体装置。
  3. 請求項１において、
    前記金属酸化物は、Ａｌ酸化膜と、該Ａｌ酸化膜上に形成されるＺｒ，Ｈｆ，Ｙ，Ｌａなどの希土類酸化物膜又は希土類シリケート膜の中から選択されるいずれかの膜との積層膜であることを特徴とする半導体装置。
  4. 請求項１において、
    前記半導体層と、前記ゲート絶縁膜との間には、少なくとも０．５ｎｍの厚さのシリコン酸化膜又はシリコン酸窒化膜を有することを特徴とする半導体装置。
  5. 請求項１において、
    前記チャネル領域を構成する半導体層の厚さは、厚くとも２５ｎｍであることを特徴とする半導体装置。
  6. 請求項１において、
    前記チャネル領域の不純物濃度は、１×１０１８ｃｍ−３以下であることを特徴とする半導体装置。
  7. 請求項１において、
    前記ゲート電極の側壁には、絶縁膜から成るオフセットスペーサと、前記オフセットスペーサを介して設けられた絶縁膜から成るサイドウォールとを有することを特徴とする半導体装置。
  8. 半導体基板と、前記半導体基板上に絶縁膜を介して形成された半導体層と、前記半導体層に選択的に形成された第１のソース及びドレイン領域と、前記半導体層に選択的に形成された第２のソース及びドレイン領域と、前記第１のソース及びドレイン領域間に形成された第１のチャネル領域と、前記第２のソース及びドレイン領域間に形成された第２のチャネル領域と、前記第１及び第２のチャネル領域上に形成されたゲート絶縁膜と、前記第１のチャネル領域上部に前記ゲート絶縁膜を介して形成された第１のゲート電極と、前記第２のチャネル領域上部に前記ゲート絶縁膜を介して形成された第２のゲート電極とを具備して成る半導体装置であって、
    前記ゲート絶縁膜は、シリコン酸化膜よりも高い誘電率を有する金属酸化物を用いて形成されたゲート絶縁膜であり、
    前記第１のゲート電極は、前記第１のソース及びドレイン領域と同じ第１導電型の半導体膜、又は前記第１導電型の半導体膜と高融点金属膜とを順に重ねた積層構造、又は前記第１導電型の半導体膜と高融点金属シリサイド膜とを順に重ねた積層構造のいずれかであり、
    前記第２のゲート電極は、前記第２のソース及びドレイン領域と同じ第２導電型の半導体膜、又は前記第２導電型の半導体膜と高融点金属膜とを順に重ねた積層構造、又は前記第２導電型の半導体膜と高融点金属シリサイド膜とを順に重ねた積層構造のいずれかであることを特徴とする半導体装置。
  9. 請求項８において、
    前記金属酸化物は、Ａｌ，Ｚｒ，Ｈｆ，Ｙ，Ｌａなどの希土類酸化物膜、又は希土類シリケート膜の中から選択されるいずれかの膜であることを特徴とする半導体装置。
  10. 請求項８において、
    前記金属酸化物は、Ａｌ酸化膜と、前記Ａｌ酸化膜上に形成されるＺｒ，Ｈｆ，Ｙ，Ｌａなどの希土類酸化物膜又は希土類シリケート膜の中から選択されるいずれかの膜との積層膜であることを特徴とする半導体装置。
  11. 請求項８において、
    前記半導体層と、前記ゲート絶縁膜との間には、少なくとも０．５ｎｍの厚さのシリコン酸化膜又はシリコン酸窒化膜を有することを特徴とする半導体装置。
  12. 請求項８において、
    前記第１及び第２のチャネル領域を構成する半導体層の厚さは、厚くとも２５ｎｍであることを特徴とする半導体装置。
  13. 請求項８において、
    前記第１及び第２のチャネル領域の不純物濃度は、１×１０１８ｃｍ−３以下であることを特徴とする半導体装置。
  14. 請求項８において、
    前記第１及び第２のゲート電極の側壁には、絶縁膜から成るオフセットスペーサと、前記オフセットスペーサを介して設けられた絶縁膜から成るサイドウォールとを有することを特徴とする半導体装置。
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