JP5141667B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP5141667B2 JP5141667B2 JP2009260141A JP2009260141A JP5141667B2 JP 5141667 B2 JP5141667 B2 JP 5141667B2 JP 2009260141 A JP2009260141 A JP 2009260141A JP 2009260141 A JP2009260141 A JP 2009260141A JP 5141667 B2 JP5141667 B2 JP 5141667B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- impurity
- gate insulating
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
特開2000−198523号は、STIとサリサイド技術を用いたSRAMを開示している。ゲート電極側壁上に第1のサイドウォールスペーサを形成し、ソース/ドレイン領域とゲート電極に対する高濃度イオン注入を行った後、第2のサイドウォールスペーサを形成し、その後基板全面に対してサリサイドを行っている。ソース/ドレイン領域上のシリサイド層のゲート電極側端部を接合から離すことによりリーク電流を低減する。SRAM以外の回路素子については、開示はない。
向にイオン注入して、n型エクステンション領域114を形成する。同じマスク112を介して、p型不純物たとえばBF2 +を斜めにイオン注入して、n型エクステンション領域114外側にp型ポケット領域116を形成する。
120外側にn型ポケット領域122を形成する。
アを抑制できるn型LDD領域126を形成する。
形成される。
ルギ10keV−30keV、ドーズ量2×1013cm-2−5×1013cm-2の条件でイオン注入する。薄いゲート絶縁膜を有するNMOS領域においては、n型不純物Pがイオン注入され、n型エクステンション領域210aが形成され、厚いゲート絶縁膜205を有するPMOS領域においては、イオン注入されたP+イオンはゲート絶縁膜中に留まり
、シリコン基板に達しないと同公報は断定する。
−2×1011cm-2で、基板法線から30度−50度傾いた8方向からイオン注入し、低電圧動作PMOS領域及び高電圧NMOS領域にn型領域212a、212bを形成する。
eV、ドーズ量1−5×1013cm-2でイオン注入し、薄いゲート絶縁膜106を有する低電圧PMOS領域にエクステンション領域214を形成する。この条件においては、高電圧NMOS領域に、イオン注入されたp型不純物B+イオンはゲート絶縁膜中に留まり
、シリコン基板には到達しないと同公報は断定する。
.5×1015cm-2でイオン注入し、低電圧動作NMOS領域において高不純物濃度(n+型)ソース/ドレイン領域217a、及び高電圧動作NMOS領域においてn+型ソース/ドレイン領域217bを形成する。
本発明の他の目的は、複数種類のトランジスタを含む半導体装置の効率的な製造方法を提供することである。
本発明の他の目的は、耐圧の優れたトランジスタを含む半導体装置を提供することである。
半導体基板と、
前記半導体基板に形成された第1導電型の第1、第2の活性領域と、
前記半導体基板に形成された前記第1導電型とは反対の第2導電型の第3、第4の活性領域と、
前記第1、第3の活性領域上にそれぞれ形成された第1の厚さを有する第1、第3のゲート絶縁膜と、
前記第2、第4の活性領域上にそれぞれ形成され、前記第1の厚さの5分の1以下の第2の厚さを有する第2、第4のゲート絶縁膜と、
前記第1−第4の活性領域のゲート絶縁膜の上にそれぞれ形成された第1−第4のゲート電極と、
前記第1−第4のゲート電極側壁上にそれぞれ形成された絶縁材料の第1−第4のサイドウォールスペーサと、
前記第1、第2のサイドウォールスペーサ外方にそれぞれ形成された前記第2導電型の第1、第2のソース/ドレイン領域と、
前記第3、第4のサイドウォールスペーサ外方にそれぞれ形成された前記第1導電型の第3、第4のソース/ドレイン領域と、
前記第1のサイドウォールスペーサ下方に形成され、前記第1のソース/ドレイン領域に連続し、不純物濃度が前記第1のソース/ドレイン領域低い前記第2導電型のLDD領域と、
前記第4のサイドウォールスペーサ下方に形成され、前記第4のソース/ドレイン領域に連続し、不純物濃度が前記第4のソース/ドレイン領域より低い前記第1導電型のエクステンション領域と、
前記第4の活性領域の前記第1導電型のエクステンション領域を取り囲むように形成された前記第2導電型のポケット領域と、
を有し、前記第1−第4ゲート絶縁膜はそれぞれ前記第1−第4のサイドウォールスペーサ下方まで延在し、前記第1−第4のソース/ドレイン領域上方まではそれぞれ延在せず、前記第1のサイドウォールスペーサ下の前記第1の活性領域およびその上の前記第1のゲート絶縁膜中の第2導電型不純物濃度分布と、前記第4のサイドウォールスペーサ下の前記第4の活性領域およびその上の前記第4のゲート絶縁膜中の第2導電型不純物濃度分布とが等しい半導体装置
が提供される。
(a)半導体基板に第1導電型の第1、第2の活性領域、および前記第1導電型とは反対の第2導電型の第3、第4の活性領域を形成する工程と、
(b)前記第1、第3の活性領域上に第1の厚さを有する第1、第3のゲート絶縁膜をそれぞれ形成する工程と、
(c)前記第2、第4の活性領域上に、前記第1の厚さの5分の1以下である第2の厚さを有する第2、第4のゲート絶縁膜をそれぞれ形成する工程と、
(d)前記第1−第4のゲート絶縁膜の上にそれぞれ第1−第4のゲート電極を形成し、前記ゲート絶縁膜は残存させる工程と、
(e)前記第1−第4のゲート電極の形成後に、前記第1、第4の活性領域に対し、前記第4のゲート絶縁膜は貫通し、前記第1のゲート絶縁膜は貫通しないように、第1導電型を有する第1の不純物を注入する工程と、
(f)前記第1の不純物注入の後に、前記第1、第4の活性領域に対し、前記第1、第4のゲート絶縁膜を貫通する第2導電型を有する第2の不純物を注入する工程と、
(g)前記第2の不純物注入の後に、前記第2、第3の活性領域に対し、前記第2のゲート絶縁膜は貫通し、前記第3のゲート絶縁膜は貫通しないように、第2導電型を有する第3の不純物を注入する工程と、
(h)前記第3の不純物注入の後に、前記第2、第3の活性領域に対し、前記第2、第3のゲート絶縁膜を貫通する第1導電型を有する第4の不純物を注入する工程と、
(i)前記第4の不純物注入の後に、半導体基板全面に絶縁層を堆積し、前記絶縁層を異方性エッチングし、前記第1−第4のゲート電極側壁上にそれぞれ第1−第4のサイドウォールスペーサを形成すると共に、前記異方性エッチングにより露出した前記第1−第4のゲート絶縁膜を除去する工程と、
(j)前記第1、第2の活性領域に前記第1、第2のサイドウォールスペーサをマスクとして、第2導電型を有する第5の不純物を注入する工程と、
(k)前記第3、第4の活性領域に前記第3、第4のサイドウォールスペーサをマスクとして、第1導電型を有する第6の不純物を注入する工程と、
を有する半導体装置の製造方法
が提供される。
特開2000‐164727号公報は、厚さ20nmのゲート絶縁膜に対し、燐(P+
)イオンを加速エネルギ10keV−30keV、ドーズ量2×1013cm-2−5×1013cm-2でイオン注入しても、イオン注入されたP+イオンはシリコン基板に到達しない
と断定している。
量5×1011cm-2−10×1011cm-2、イオン注入角度50°−60°で8回イオン注入している。このイオン注入によるB分布も合わせてシミュレーションした。
図1Aは、SRAMの等価回路を示す。2つのドライバトランジスタTdは、nチャネルMOSトランジスタであり、2つのpチャネル負荷トランジスタTlと直列にインバータ接続されている。2つのインバータ接続の相互接続点は、nチャネルトランスファMOSトランジスタTtを介して出力される。又、各インバータ接続の出力電圧は、対向するインバータ接続のゲート電極にクロス配線されている。
RTA)は、歩留りがかなり回復したが、絶対値は依然としてかなり低く、不満足な結果である。さらに、アニール温度を低下させれば、歩留りを向上することが期待できるが、処理に長時間を必要とすることになる。
図2Aは、作成したサンプルの構成を概略的に示す。シリコン基板にHDP−CVDでSTIを形成し、必要なウェルを形成した。厚さの異なるゲート絶縁膜を形成し、その上に多結晶シリコン層を堆積した。多結晶シリコン層をパターニングして、ゲート電極G、抵抗素子Rを形成した。
サリサイドブロック層を形成しない1.2Vトランジスタの特性p2は、予測されるものであった。サリサイドブロック層を形成したサンプルのスポットx2は、サンプルp2と比較して、ゲート長が1μm以上の領域でも、ゲート長が短くなるにつれ、閾値が減少し、ゲート長の減少と共に閾値の減少率も大きくなっている。ゲート長0.2μm以下では、トランジスタとして機能しない。
サリサイドブロック層は620℃、数十分〜100分程度のCVDで作成している。CVDの加熱工程により、Pが異常拡散し、短チャネルトランジスタにおいて閾値を低下させてしまったことが考えられる。そこで、サリサイドブロック層のCVD温度を、600℃のTEOSを用いたCVDから400℃のプラズマCVDに変更し、温度を低下させたところ、閾値の急激な低下は発生しなかった。
図3Aに示すように、シリコン基板11の表面上に、厚さ15nmの酸化膜、厚さ110nmの窒化膜の積層等によるハードマスク層HMをCVDにより堆積し、その表面上に素子分離用溝を画定するホトレジストマスクPR1を形成する。ホトレジストマスクPR1をマスクとし、ハードマスク層HMをエッチングし、続いてシリコン基板11をエッチングする。エッチされる溝は、例えば最小幅0.18μm、深さ0.3μmであり、アスペクト比が1を大きく越える部分を有する。その後ホトレジストマスクPR1は除去する。
図3Dに示すように、1.2V動作のトランジスタを形成する各活性領域表面には、例えば850℃の熱酸化により、厚さ2.2nmのゲート酸化膜43が形成される。基板表面にノンドープの多結晶シリコン層を厚さ約180nmCVDにより堆積し、ホトレジストパターンを用いてパターニングする。各活性領域上にゲート電極Gn、Gpが形成され、素子分離領域STI上に抵抗Rpが形成される。
域形成用のBF2 +の斜めイオン注入を行なう。n型エクステンション領域EXn及びそれを取り囲むp型ポケット領域PKpが形成される。Asを用いてもドーズ量が低いため、ディスロケーションの発生によってトランジスタを不良とする可能性は低い。その後、レジストマスクPR2は除去する。
形成用のAs+の斜めイオン注入を行なう。p型エクステンション領域EXp及びそれを
取り囲むn型ポケット領域PKnが形成される。その後レジストマスクPR3は除去する。
015cm-2で高濃度にイオン注入する。このイオン注入により、サイドウォールスペーサSW外方に、高濃度のn型ソース/ドレイン領域HDDnが形成される。高濃度であるが、Pであるため、STIのストレスが増加してもシリコンの結晶欠陥が多発し、SRAMの低電圧動作歩留りが低下する等の不都合は生じない。その後、レジストマスクPR4は除去する。
cm-2で高濃度にイオン注入する。pチャネル領域においては、サイドウォールスペーサSWの外方に、高濃度p型ソース/ドレイン領域HDDpが形成される。抵抗Rpにおいても、高濃度のp型不純物が注入され、p型多結晶シリコンとなる。p型多結晶シリコンは、シリコン抵抗の中で最も温度係数が低い高精度の抵抗に適した材料である。
ドサーマルアニールを行ない。イオン注入した不純物を活性化する。
図3Jに示すように、基板全面にプラズマCVDにより、TEOSを原料ガスとし、基板温度350℃でシリコン酸化膜を厚さ50nm堆積する。このCVDは、500℃よりも十分に低い350℃で行なわれるため、高濃度の燐(P)拡散領域が存在しても、燐の異常拡散は生じない。形成するシリコン酸化膜は、サリサイドブロックとしての機能を果たせればよく、緻密性等の条件は要しないため、低温で形成してもよい。
上述の実施例によれば、STIのアスペクト比が1を越える部分を有し、高密度集積化が可能となる。STIのアスペクト比が1を越えても、HDP酸化シリコン膜により素子分離溝を埋め込むことにより、ボイドを発生することなく素子分離領域を形成することができる。
図5Aに示すように、半導体基板11にアスペクト比1以上の部分を有する素子分離溝を形成し、高密度プラズマ(HDP)酸化シリコン膜で埋め込み、CMPを行って、シャロートレンチアイソレーション(STI)12を形成する。次いでシリコン基板表面を熱酸化し、例えば厚さ10nmの酸化シリコン膜13を形成する。
その後レジストマスクPR14は除去する。
さらにチャネルストップ領域15形成用のB+イオンを加速エネルギ100keV、ドー
ズ量2×1012cm-2でイオン注入する。その後レジストマスクPR11は除去する。このようにして、p型ウェル14及びチャネルストップ領域15が形成される。
ドーズ量6×1012で追加的にイオン注入する。追加イオン注入をされたチャネルストップ領域15xが形成される。その後レジストマスクPR12は除去する。
1.5×1013cm-2でイオン注入する。その後レジストマスクPR21は除去する。
イオンを加速エネルギ240keV、ドーズ量4.5×1012cm-2でイオン注入する。その後レジストマスクPR22は除去する。
量6×1013cm-2でイオン注入する。その後レジストマスクPR31は除去する。さらに、半導体基板表面の酸化シリコン膜13をHF溶液により除去する。活性領域のシリコン表面が露出する。
0keV、ドーズ量5×1012cm-2でイオン注入する。その後レジストマスクPR32は除去する。
150keV、ドーズ量3×1012cm-2でイオン注入する。その後レジストマスクPR33は除去する。
加速エネルギ10keV、ドーズ量5×1012cm-2でイオン注入する。その後レジストマスクPR13は除去する。
イオンを加速エネルギ100keV、ドーズ量5×1012cm-2でイオン注入する。その後レジストマスクPR23は除去する。
図5Oに示すように、フラッシュメモリセル及び高電圧トランジスタを覆うレジストマスクPR41を形成し、露出した領域上の酸化シリコン膜41を除去する。その後レジストマスクPR41は除去する。
ーズ量3.6×1012cm-2で垂直方向にイオン注入する。
p型エクステンション領域47を形成する。5V動作NMOS領域においては、ゲート酸化膜41が15nm−16nmと著しく厚く、B+イオンの加速エネルギが0.5keV
と極めて低いため、イオン注入されたB+イオンはゲート酸化膜41中に留まり、シリコ
ン基板まではほとんど到達しない。
図の左右方向と紙面に垂直な方向、である。加速エネルギが120keVと高いので、As+イオンは、厚いゲート酸化膜41も貫通する。
イオンがゲート酸化膜41を貫通してシリコン基板に到達し、n型LDD領域72を形成する。複数方向からの斜めイオン注入により後述する予期せざる効果も得られる。
5V領域においては、表面から深さ15nm−16nmの領域は、厚いゲート酸化膜の領域であり、それより深い領域がシリコン基板となる。従って、シリコン基板内においてはB濃度は既に低く減少しており、AsがBを補償し、n型領域が形成される。Asの分布は広がっており、低濃度ドレイン(LDD)領域を形成する。
図5UAに示すように、1.2V動作MNOS領域及び5V動作PMOS領域を露出する開口を有するレジストマスクPR44を形成する。As+イオンを加速エネルギ3ke
V、ドーズ量1.1×1015cm-2で垂直方向にイオン注入する。
。Asは、表面から10nm弱の深さまで高い不純物濃度を維持した後、深さと共に急激に減少し、20nm程度から裾を引いた分布となる。BF2は、表面から深さ30nm程
度まで徐々に増大し、やがて深さと共に徐々に減少する。厚さ15−16nmのゲート酸化膜が存在する領域においては、シリコン基板内ではAs濃度は既に大きく減少しており、BF2がp型領域を形成する。BF2の分布は広がっており、低濃度ドレイン(LDD)領域を形成する。
イオン注入し、P+イオンを加速エネルギ10keV、ドーズ量3.0×1013cm-2で
イオン注入する。このようにして、n型エクステンション領域50を形成する。その後レジストマスクPR46は除去する。
ギ10keV、ドーズ量6.0×1015cm-2でイオン注入し、高濃度ソース/ドレイン領域55を形成する。NMOSトランジスタのゲート電極にも、高濃度のPがイオン注入され、n型ゲート電極が形成される。その後レジストマスクPR49は除去する。高濃度の燐(P)ドープ領域で、NMOSトランジスタの高濃度ソース/ドレイン領域を形成するので、低電圧動作での動作不良を抑制できる。
イオン注入し、p型高濃度ソース/ドレイン領域56を形成する。ゲート電極もp型にドープされる。多結晶抵抗はp型多結晶抵抗となる。その後レジストマスクPR50は除去する。
プルで得られた耐圧の測定値を示す。なお、斜めイオン注入における加速エネルギを増加させると、耐圧が向上することも分かった。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、半導体集積回路に搭載するトランジスタの種類は、用途に応じて増減できる。作成する回路も種々選択できる。サリサイドブロック層は、酸化シリコンに限らず、窒化シリコン他の絶縁材料で形成してもよい。シリサイド化は、Coに限らずNiその他で行なってもよい。サリサイド処理を省略してもよい。その他、種々の変形、修正、組合せ等が可能であることは、当業者に自明であろう。
(付記1) (a)半導体基板に活性領域を画定し、アスペクト比1以上の部分を有する素子分離用溝を形成する工程と、
(b)前記素子分離用溝内に絶縁物を埋め込み、素子分離領域を形成する工程と、
(c)前記活性領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
(d)前記ゲート電極の側壁上にサイドウォールスペーサを形成する工程と、
(e)前記素子分離領域、前記ゲート電極、および前記サイドウォールスペーサをマスクとして前記活性領域に高濃度の燐をイオン注入し、高濃度ソース/ドレイン領域を形成する工程と、
(f)前記工程(e)の後、前記半導体基板全面上に500℃以下の温度でサリサイドブロック層を形成する工程と、
(g)前記高濃度ソース/ドレイン領域の一部を覆う様に、前記サリサイドブロック層をパターニングする工程と、
(h)前記パターニングされたサリサイドブロック層上に金属層を堆積し、前記サリサイドブロック層をマスクとして選択的に金属シリサイド層を形成する工程と、
を含む半導体装置の製造方法。
(付記4) 前記工程(e)は、ドーズ量1×1015cm-2以上で燐をイオン注入する付記第1項記載の半導体装置の製造方法。
(付記6) さらに、
(i)前記シリサイド層を覆って、前記半導体基板上に500℃以下の温度で層間絶縁膜を形成する工程、
を含む付記第1項記載の半導体装置の製造方法。
(j)前記工程(f)の前に、前記第1の活性領域にp型不純物をイオン注入し、高濃度ソース/ドレイン領域を形成すると共に、前記抵抗素子にもp型不純物をイオン注入する工程、
を含む付記第1項記載の半導体装置の製造方法。
(b)前記素子分離用溝内に絶縁物を埋め込み、素子分離領域を形成する工程と、
(c)前記第1、第2の活性領域表面にゲート絶縁膜を形成する工程と、
(d)前記半導体基板全面に不純物を含まないシリコン層を堆積し、パターニングしてゲート電極を形成すると共に、素子分離領域上に抵抗素子を形成する工程と、
(e)前記ゲート電極の側壁上にサイドウォールスペーサを形成する工程と、
(f)前記第1の活性領域に、前記素子分離領域、前記ゲート電極、および前記サイドウォールスペーサをマスクとして高濃度の燐をイオン注入し、高濃度ソース/ドレイン領域を形成する工程と、
(g)前記第2の活性領域に、前記素子分離領域、前記ゲート電極、および前記サイドウォールスペーサをマスクとして高濃度のp型不純物をイオン注入し、高濃度ソース/ドレイン領域を形成すると共に、前記抵抗素子に高濃度のp型不純物をイオン注入する工程と、
(h)前記半導体基板全面上に500℃以下の温度でサリサイドブロック層を形成する工程と、
(i)前記サリサイドブロック層をパターニングし、前記抵抗素子の一部を覆う様に前記サリサイドブロック層を残す工程と、
(j)前記残されたサリサイドブロック層を覆うように金属層を堆積し、前記サリサイドブロック層をマスクとして選択的に金属シリサイド層を形成する工程と、
を含む半導体装置の製造方法。
(付記13) 前記工程(f)は、ドーズ量1×1015cm-2以上で燐をイオン注入する付記第10項記載の半導体装置の製造方法。
(k)前記シリサイド層を覆って、前記半導体基板上に500℃以下の温度で層間絶縁膜を形成する工程、
を含む付記第10項記載の半導体装置の製造方法。
(l)前記工程(e)の前に、前記ゲート電極をマスクとして前記第1、第2の活性領域に第1導電型の不純物を厚いゲート絶縁膜を貫通しない第1の加速エネルギでイオン注入し、薄いゲート絶縁膜の下に第1導電型のエクステンション領域を形成する工程と、
(m)前記ゲート電極をマスクとして前記第1、第2の活性領域に第1導電型と逆導電型の第2導電型の不純物を厚いゲート絶縁膜も貫通する第2の加速エネルギでイオン注入し、薄いゲート絶縁膜の下の第1導電型のエクステンション領域の周囲に第2導電型のポケット領域を形成するとともに、厚いゲート絶縁膜の下に第2導電型の低濃度ドレイン領域を形成する工程と、
を含む付記第10項記載の半導体装置の製造方法。
(付記18) 主面を有する半導体基板と、
前記半導体基板の主面に形成され、第1、第2の活性領域を画定し、アスペクト比1以上の部分を有する素子分離用溝と、
前記素子分離用溝を埋める絶縁体によって形成され、フィールド領域を含む素子分離領域と、
前記第1、第2の活性領域表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記第1の活性領域を横断し、高濃度の燐を含む第1のゲート電極と、
前記ゲート絶縁膜上に形成され、前記第2の活性領域を横断し、p型不純物を含む第2のゲート電極と、
前記フィールド領域上に、前記第2のゲート電極と同じ層で形成されたp型抵抗素子と、
前記抵抗素子の表面の一部に形成されたサリサイドブロック層と、
前記第1、第2のゲート電極の側壁上に形成されたサイドウォールスペーサと、
前記第1の活性領域のサイドウォール外方に形成された高濃度の燐を含む第1のソース/ドレイン領域と、
前記第2の活性領域のサイドウォール外方に形成されたp型不純物を含む第2のソース/ドレイン領域と、
前記抵抗素子のサリサイドブロック層以外の表面、前記第1、第2のソース/ドレイン領域の少なくとも一部の表面、前記第1、第2のゲート電極の少なくとも一部の表面に形成されたシリサイド層と、
を有する半導体装置。
(付記20) 前記第1のソースドレイン領域は、1×1020cm-3以上のピーク燐濃度を有する付記第18項記載の半導体装置。
(付記23) (a)半導体基板に第1導電型の第1、第2の活性領域、および第2
導電型の第3、第4の活性領域を形成する工程と、
(b)前記第1、第3の活性領域上に第1の厚さのゲート絶縁膜を形成する工程と、
(c)前記第2、第4の活性領域上に、第1の厚さより著しく薄い第2の厚さのゲート
絶縁膜を形成する工程と、
(d)前記第1−第4の活性領域のゲート絶縁膜の上にそれぞれ第1−第4のゲート電極を形成し、前記ゲート絶縁膜は残存させる工程と、
(e)前記第1、第4の活性領域に対し、第2の厚さのゲート絶縁膜は貫通し、第1の厚さのゲート絶縁膜は貫通しないように、第1導電型不純物の第1のイオン注入を行う工程と、
(f)前記第1、第4の活性領域に対し、ゲート絶縁膜を貫通する第2導電型不純物の第2のイオン注入を行う工程と、
(g)前記第2、第3の活性領域に対し、第2の厚さのゲート絶縁膜は貫通し、第1の厚さのゲート絶縁膜は貫通しないように、第2導電型不純物の第3のイオン注入を行う工程と、
(h)前記第2、第3の活性領域に対し、ゲート絶縁膜を貫通する第1導電型不純物の第4のイオン注入を行う工程と、
(i)半導体基板全面に絶縁層を堆積し、異方性エッチングを行い、ゲート電極側壁上にサイドウォールスペーサを形成すると共に、露出したゲート絶縁膜を除去する工程と、
(j)前記第1、第2の活性領域に前記サイドウォールスペーサをマスクとして、第2導電型不純物の第5のイオン注入を行う工程と、
(k)前記第3、第4の活性領域に前記サイドウォールスペーサをマスクとして、第1導電型不純物の第6のイオン注入を行う工程と、
を有する半導体装置の製造方法。
(付記25) 前記複数の方向が、基板面内で対称的な4以上の方向である付記第24項記載の半導体装置の製造方法。
(付記27) 前記工程(a)が、第1導電型の第5の活性領域と第2導電型の第6の活性領域も形成し、さらに、
(l)前記第5、第6の活性領域に第1の厚さより薄く、第2の厚さより厚い第3の厚さのゲート絶縁膜を形成する工程、
を有し、前記工程(d)が、第5、第6の活性領域のゲート絶縁膜上に第5、第6のゲート電極を形成し、さらに、
(m)前記第5、第6の活性領域に第3の厚さのゲート絶縁膜を介してそれぞれ第2導電型と第1導電型のイオン注入を行う工程、
を有し、前記工程(i)が、第5、第6のゲート電極側壁上にもサイドウォールスペーサを形成し、露出したゲート絶縁膜を除去し、
前記工程(j)が、前記第5の活性領域にも第5のイオン注入を行い、
前記工程(k)が、前記第6の活性領域にも第6のイオン注入を行う、
付記第23項記載の半導体装置の製造方法。
(n)前記工程(e)、(f)の前に、前記第1、第4の活性領域上に開口を有する第1のマスクを形成する工程と、
(o)前記工程(g)、(h)の前に、前記第2、第3の活性領域上に開口を有する第2のマスクを形成する工程と、
(p)前記工程(j)の前に、前記第1、第2の活性領域上に開口を有する第3のマスクを形成する工程と、
(q)前記工程(k)の前に、前記第3、第4の活性領域上に開口を有する第4のマスクを形成する工程と、
を有し、前記工程(e)、(f)は、前記第1のマスクと前記第1、第4のゲート電極とをイオン注入用マスクとし、前記工程(g)、(h)は、前記第2のマスクと前記第2、第3のゲート電極とをイオン注入用マスクとし、前記工程(j)は、前記第3のマスクと前記第1、第2のゲート電極とその側壁上のサイドウォールスペーサをイオン注入用マスクとし、前記工程(k)は、前記第4のマスクと前記第3、第4のゲート電極とその側壁上のサイドウォールスペーサをイオン注入用マスクとして行う付記第23項記載の半導体装置の製造方法。
前記半導体基板に形成された第1導電型の第1、第2の活性領域と、
前記半導体基板に形成された第2導電型の第3、第4の活性領域と、
前記第1、第3の活性領域上に形成された第1の厚さのゲート絶縁膜と、
前記第2、第4の活性領域上に形成された第1の厚さより著しく薄い第2の厚さのゲー
ト絶縁膜と、
前記第1−第4の活性領域のゲート絶縁膜の上にそれぞれ形成された第1−第4のゲート電極と、
前記第1−第4のゲート電極側壁上に形成された絶縁材料のサイドウォールスペーサと、
前記第1、第2の活性領域の前記サイドウォールスペーサ外方に形成された第2導電型の高不純物濃度の第1、第2のソース/ドレイン領域と、
前記第3、第4の活性領域の前記サイドウォールスペーサ外方に形成された第1導電型の高不純物濃度の第3、第4のソース/ドレイン領域と、
前記第1の活性領域のサイドウォールスペーサ下方に形成され、前記第1のソース/ドレイン領域に連続する第2導電型のLDD領域と、
前記第4の活性領域のサイドウォールスペーサ下方に形成され、前記第4のソース/ドレイン領域に連続する第1導電型のエクステンション領域と、
前記第4の活性領域の前記第1導電型のエクステンション領域を取り囲むように形成された第2導電型のポケット領域と、
を有し、前記ゲート絶縁膜は前記サイドウォールスペーサ下方まで延在し、前記高不純物濃度のソース/ドレイン領域上方までは延在せず、前記第1のゲート電極側壁のサイドウォールスペーサ下の前記第1の活性領域およびその上の第1の厚さのゲート絶縁膜中の第2導電型不純物濃度分布と、前記第4のゲート電極側壁のサイドウォールスペーサ下の前記第4の活性領域およびその上の第2の厚さのゲート絶縁膜中の第2導電型不純物濃度分布とが実質的に等しい半導体装置。
(付記33) さらに、
前記第3の活性領域のサイドウォールスペーサ下方に形成され、前記第3のソース/ドレイン領域に連続する第1導電型のLDD領域と、
前記第2の活性領域のサイドウォールスペーサ下方に形成され、前記第2のソース/ドレイン領域に連続する第2導電型のエクステンション領域と、
前記第2の活性領域の前記第2導電型のエクステンション領域を取り囲むように形成された第1導電型のポケット領域と、
を有し、前記第3のゲート電極側壁のサイドウォールスペーサ下の前記第3の活性領域およびその上の第1の厚さのゲート絶縁膜中の第1導電型不純物濃度分布と、前記第2のゲート電極側壁のサイドウォールスペーサ下の前記第2の活性領域およびその上の第2の厚さのゲート絶縁膜中の第1導電型不純物濃度分布とが実質的に等しい付記第30項記載の半導体装置。
(b)前記第1の活性領域上に第1のゲート絶縁膜を形成する工程と、
(c)前記第1のゲート絶縁膜の上に第1のゲート電極を形成する工程と、
(d)前記第1の活性領域に対し、ゲート電極をマスクとして第2導電型の不純物を基板法線から傾いた複数の方向からイオン注入する工程と、
(e)前記半導体基板全面に絶縁層を堆積し、異方性エッチングを行い、ゲート電極側壁上にサイドウォールスペーサを形成する工程と、
(f)前記第1のゲート電極および前記サイドウォールスペーサをマスクとして、前記第1の活性領域に第2導電型の不純物を高濃度にイオン注入する工程と、
を有する半導体装置の製造方法。
(g)前記第2のゲート電極をマスクとして前記第2の活性領域に第1導電型の不純物をイオン注入して第1導電型のエクステンション領域を形成する工程と、
(h)前記工程(e)の後、前記第2の活性領域に対し、第2のゲート電極とサイドウォールスペーサとをマスクとし、第1導電型の不純物を高濃度にイオン注入し、高濃度ソース/ドレイン領域を形成する工程と、
を含み、
前記工程(d)が第2の活性領域では前記エクステンション領域を取り囲む第2導電型のポケット領域を形成する付記第35項記載の半導体装置の製造方法。
前記半導体基板内に画定された第1導電型の活性領域と、
前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極側壁上に形成された絶縁性サイドウォールスペーサと、
前記活性領域の前記ゲート電極端部下方から前記絶縁性サイドウォールスペーサ下方まで延在するように形成され、前記ゲート電極端部下方から前記ゲート電極端下方を越え、前記ゲート電極より外方までの領域で面内方向で第2導電型の不純物濃度が単調増大する濃度勾配を有するLDD領域と、
前記サイドウォールスペーサ外方の前記活性領域内に形成され、前記LDD領域に連続する第2導電型の高不純物濃度ソース/ドレイン領域と、
を有する半導体装置。
Claims (5)
- 半導体基板と、
前記半導体基板に形成された第1導電型の第1、第2の活性領域と、
前記半導体基板に形成された前記第1導電型とは反対の第2導電型の第3、第4の活性領域と、
前記第1、第3の活性領域上にそれぞれ形成された第1の厚さを有する第1、第3のゲート絶縁膜と、
前記第2、第4の活性領域上にそれぞれ形成され、前記第1の厚さの5分の1以下の第2の厚さを有する第2、第4のゲート絶縁膜と、
前記第1−第4の活性領域のゲート絶縁膜の上にそれぞれ形成された第1−第4のゲート電極と、
前記第1−第4のゲート電極側壁上にそれぞれ形成された絶縁材料の第1−第4のサイドウォールスペーサと、
前記第1、第2のサイドウォールスペーサ外方にそれぞれ形成された前記第2導電型の第1、第2のソース/ドレイン領域と、
前記第3、第4のサイドウォールスペーサ外方にそれぞれ形成された前記第1導電型の第3、第4のソース/ドレイン領域と、
前記第1のサイドウォールスペーサ下方に形成され、前記第1のソース/ドレイン領域に連続し、不純物濃度が前記第1のソース/ドレイン領域よりも低い前記第2導電型のLDD領域と、
前記第4のサイドウォールスペーサ下方に形成され、前記第4のソース/ドレイン領域に連続し、不純物濃度が前記第4のソース/ドレイン領域よりも低い前記第1導電型のエクステンション領域と、
前記第4の活性領域の前記第1導電型のエクステンション領域を取り囲むように形成された前記第2導電型のポケット領域と、
を有し、前記第1−第4のゲート絶縁膜はそれぞれ前記第1−第4のサイドウォールスペーサ下方まで延在し、前記第1−第4のソース/ドレイン領域上方まではそれぞれ延在せず、前記第1のサイドウォールスペーサ下の前記第1の活性領域およびその上の前記第1のゲート絶縁膜中の第2導電型不純物濃度分布と、前記第4のサイドウォールスペーサ下の前記第4の活性領域およびその上の前記第4のゲート絶縁膜中の第2導電型不純物濃度分布とが等しい半導体装置。 - 前記LDD領域は、前記第1のゲート電極の下方から前記第1のソース/ドレイン領域に向かって、前記第2導電型の不純物濃度が単調増大する濃度勾配を有する請求項1に記載の半導体装置。
- 前記第1導電型がn型、前記第2導電型がp型の場合、前記LDD領域はホウ素を有し、前記エクステンション領域は砒素を有し、
前記第1導電型がp型、前記第2導電型がn型の場合、前記LDD領域は砒素を有し、前記エクステンション領域はホウ素を有することを特徴とする請求項1または2に記載の半導体装置。 - (a)半導体基板に第1導電型の第1、第2の活性領域、および前記第1導電型とは反対の第2導電型の第3、第4の活性領域を形成する工程と、
(b)前記第1、第3の活性領域上に第1の厚さを有する第1、第3のゲート絶縁膜をそれぞれ形成する工程と、
(c)前記第2、第4の活性領域上に、前記第1の厚さの5分の1以下である第2の厚さを有する第2、第4のゲート絶縁膜をそれぞれ形成する工程と、
(d)前記第1−第4のゲート絶縁膜の上にそれぞれ第1−第4のゲート電極を形成し、前記ゲート絶縁膜は残存させる工程と、
(e)前記第1−第4のゲート電極の形成後に、前記第1、第4の活性領域に対し、前記第4のゲート絶縁膜は貫通し、前記第1のゲート絶縁膜は貫通しないように、第1導電型を有する第1の不純物を注入する工程と、
(f)前記第1の不純物注入の後に、前記第1、第4の活性領域に対し、前記第1、第4のゲート絶縁膜を貫通する第2導電型を有する第2の不純物を注入する工程と、
(g)前記第2の不純物注入の後に、前記第2、第3の活性領域に対し、前記第2のゲート絶縁膜は貫通し、前記第3のゲート絶縁膜は貫通しないように、第2導電型を有する第3の不純物を注入する工程と、
(h)前記第3の不純物注入の後に、前記第2、第3の活性領域に対し、前記第2、第3のゲート絶縁膜を貫通する第1導電型を有する第4の不純物を注入する工程と、
(i)前記第4の不純物注入の後に、半導体基板全面に絶縁層を堆積し、前記絶縁層を異方性エッチングし、前記第1−第4のゲート電極側壁上にそれぞれ第1−第4のサイドウォールスペーサを形成すると共に、前記異方性エッチングにより露出した前記第1−第4のゲート絶縁膜を除去する工程と、
(j)前記第1、第2の活性領域に前記第1、第2のサイドウォールスペーサをマスクとして、第2導電型を有する第5の不純物を注入する工程と、
(k)前記第3、第4の活性領域に前記第3、第4のサイドウォールスペーサをマスクとして、第1導電型を有する第6の不純物を注入する工程と、
を有する半導体装置の製造方法。 - 前記第1の不純物を注入する工程は、前記第1の不純物を前記半導体基板に垂直方向から注入し、
前記第2の不純物を注入する工程は、前記第2の不純物を、前記半導体基板の法線方向から傾いた方向から複数回注入し、
前記第3の不純物を注入する工程は、前記第3の不純物を前記半導体基板に垂直方向から注入し、
前記第4の不純物を注入する工程は、前記第4の不純物を、前記半導体基板の法線方向から傾いた方向から複数回注入することを特徴とする請求項4に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009260141A JP5141667B2 (ja) | 2009-11-13 | 2009-11-13 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009260141A JP5141667B2 (ja) | 2009-11-13 | 2009-11-13 | 半導体装置とその製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005500740A Division JPWO2004112139A1 (ja) | 2003-06-10 | 2003-06-10 | 半導体装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010074176A JP2010074176A (ja) | 2010-04-02 |
JP5141667B2 true JP5141667B2 (ja) | 2013-02-13 |
Family
ID=42205615
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009260141A Expired - Fee Related JP5141667B2 (ja) | 2009-11-13 | 2009-11-13 | 半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5141667B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5778900B2 (ja) * | 2010-08-20 | 2015-09-16 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
JP5672055B2 (ja) * | 2011-02-23 | 2015-02-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
JP6280747B2 (ja) | 2014-01-14 | 2018-02-14 | 三重富士通セミコンダクター株式会社 | 半導体集積回路装置及びその製造方法 |
KR102549967B1 (ko) * | 2017-11-21 | 2023-06-30 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000164727A (ja) * | 1998-11-26 | 2000-06-16 | Sharp Corp | 半導体装置の製造方法 |
JP4811895B2 (ja) * | 2001-05-02 | 2011-11-09 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
2009
- 2009-11-13 JP JP2009260141A patent/JP5141667B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010074176A (ja) | 2010-04-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPWO2004112139A1 (ja) | 半導体装置とその製造方法 | |
JP4850174B2 (ja) | 半導体装置及びその製造方法 | |
JP5114919B2 (ja) | 半導体装置とその製造方法 | |
US8486793B2 (en) | Method for manufacturing semiconductor device with semiconductor materials with different lattice constants | |
US6448124B1 (en) | Method for epitaxial bipolar BiCMOS | |
US9190333B2 (en) | Semiconductor device and manufacturing method thereof | |
US20090072312A1 (en) | Metal High-K (MHK) Dual Gate Stress Engineering Using Hybrid Orientation (HOT) CMOS | |
JPWO2004093192A1 (ja) | 半導体装置とその製造方法 | |
JP2008536334A (ja) | 改善されたセル安定性及び性能のためのハイブリッド・バルク−soi6t−sramセル | |
US20140264623A1 (en) | Transistor with deep nwell implanted through the gate | |
WO2006046442A1 (ja) | 半導体装置及びその製造方法 | |
JP6355460B2 (ja) | 半導体装置およびその製造方法 | |
JP5141667B2 (ja) | 半導体装置とその製造方法 | |
JP2006005294A (ja) | 半導体装置 | |
JP2014143269A (ja) | 半導体装置の製造方法 | |
JP2009158677A (ja) | 半導体装置の製造方法及び混成トランジスタ用半導体装置の製造方法 | |
JP2006339243A (ja) | 半導体装置 | |
US7432174B1 (en) | Methods for fabricating semiconductor substrates with silicon regions having differential crystallographic orientations | |
JP4056964B2 (ja) | 半導体装置群及びその製造方法並びに半導体装置 | |
JP2005142362A (ja) | 半導体装置及びその製造方法 | |
US10411121B2 (en) | Method of manufacturing semiconductor device | |
JP5117076B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091216 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120717 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120907 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121023 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121105 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151130 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5141667 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |