TW202329257A - 包含使用埋入絕緣層作為閘極介電層及溝槽隔離於源極和汲極中的電晶體的結構 - Google Patents

包含使用埋入絕緣層作為閘極介電層及溝槽隔離於源極和汲極中的電晶體的結構 Download PDF

Info

Publication number
TW202329257A
TW202329257A TW111143900A TW111143900A TW202329257A TW 202329257 A TW202329257 A TW 202329257A TW 111143900 A TW111143900 A TW 111143900A TW 111143900 A TW111143900 A TW 111143900A TW 202329257 A TW202329257 A TW 202329257A
Authority
TW
Taiwan
Prior art keywords
fet
layer
source
drain
trench isolation
Prior art date
Application number
TW111143900A
Other languages
English (en)
Other versions
TWI836731B (zh
Inventor
湯姆 艾爾曼
趙智興
阿爾本 札卡
育清 陳
Original Assignee
美商格芯（美國）集成電路科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商格芯（美國）集成電路科技有限公司 filed Critical 美商格芯（美國）集成電路科技有限公司
Publication of TW202329257A publication Critical patent/TW202329257A/zh
Application granted granted Critical
Publication of TWI836731B publication Critical patent/TWI836731B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)

Abstract

本發明揭露一種含有絕緣體上半導體（SOI）基板的結構。該SOI基板包括一在基底半導體層上方的埋入絕緣層上方的SOI層。該結構包括一相鄰於高性能低電壓第二FET的高電壓第一場效應電晶體（FET）。該高電壓FET具有在埋入絕緣層上的一閘電極、及在埋入絕緣層下方的基底半導體層中的一源極及一汲極。因此，該埋入絕緣層作用為高電壓FET的一閘極介電質。該低電壓FET具有在該埋入絕緣層上方的一源極及一汲極，即在該SOI層中。一溝槽隔離在第一高電壓FET的該源極及該汲極之每一者中。該高電壓FET的源極圍繞其中的溝槽隔離。

Description

包含使用埋入絕緣層作為閘極介電層及溝槽隔離於源極和汲極中的電晶體的結構
本發明係有關積體電路，且更具體係，有關在絕緣體上半導體基板上的包括一高性能或低功率電晶體及一高電壓電晶體的結構。高電壓電晶體具有在埋入絕緣層上的一閘電極、在基底半導體層中的一源極及一汲極、及在源極及汲極中的溝槽隔離。
積體電路（Integrated Circuit，IC）結構越來越多將高電壓電晶體與高性能低電壓電晶體結合在一起。在全空乏絕緣體上半導體（Fully-depleted Semiconductor-on-insulator，FDSOI）基板中，形成與低電壓電晶體的製程相容的高電壓電晶體具有挑戰性。在FDSOI基板上形成高電壓電晶體所需的額外製程增加了製造這些IC結構的時間及成本。
本發明之一樣態係針對一結構，該結構包含：一絕緣體上半導體（SOI）基板，該SOI基板包括一絕緣體上半導體（SOI）層，其在一基底半導體層上方的埋入絕緣層上方；一相鄰於第二FET的第一場效應電晶體（FET），該第一FET具有在埋入絕緣層上的一閘電極、及在埋入絕緣層下方的基底半導體層中的一源極及一汲極，該第二FET具有在埋入絕緣層上方的一源極及一汲極；及一溝槽隔離，其在第一FET的源極及汲極之每一者中，第一FET的源極圍繞在其中的溝槽隔離。
本發明的另一樣態包括一結構，該結構包含：一在第一區中的基底半導體層中的溝槽隔離層、及一在第二區中的絕緣體上半導體（SOI）基板；一在第一區中的第一場效應電晶體（FET），其相鄰於第二區中的一第二FET，第一FET具有在溝槽隔離層下方的基底半導體層中的一源極及一汲極、及基底半導體層上方的溝槽隔離層上方的一閘電極，第二FET具有在SOI基板的埋入絕緣層上方的絕緣體上半導體（SOI）層中的一源極及一汲極；及一深溝槽隔離，其在第一FET的源極及汲極之每一者中，該等深溝槽隔離整合到該溝槽隔離層，第一FET的源極圍繞在其中的深溝槽隔離。
本發明的一樣態有關一方法，該方法包含：在一全空乏絕緣體上半導體（FDSOI）基板中，該FDSOI基板包括一在基底半導體層上方的埋入絕緣層上方的絕緣體上半導體（SOI）層，在基底半導體層中形成一第一溝槽隔離及與該第一溝槽隔離隔開的一第二溝槽隔離前，在FDSOI基板的一第一區中形成一第一場效應電晶體（FET）；摻雜基底半導體層，以形成一圍繞第一隔離溝槽的源極及一圍繞第二隔離溝槽的汲極，第一FET的源極圍繞在其中的第一隔離溝槽；在SOI層上方磊晶生長一半導體區；及使用埋入絕緣層作為用於閘電極的一閘極介電質，在半導體區及SOI層中形成一閘電極。
從以下本發明的具體實施例更具體的描述，將明白本發明的前述及其他特徵。
在以下描述中，將參考形成所述部分及可實踐本教示的特定說明性具體實施例的附圖。這些具體實施例係非常詳細描述，使熟習該項技藝者能夠實踐本教學，並瞭解到在不悖離本教示範疇的情況下，可使用及進行改變的其他具體實施例。因此，以下描述僅是說明性。
應瞭解，當諸如一層、區或基板的元件是指在「另一元件上」或「另一元件上方」時，可能是直接在其他元件上，或者也可能存在中間元件。對照下，當一元件是指「直接在另一元件上」或「直接在另一元件上方」時，則可能不存在中間元件。還瞭解，當一元件是指「連接」或「耦合」到另一元件時，其可能是直接連接或耦合到其他元件，或者可能存在中間元件。對照下，當一元件是指「直接連接」或「直接耦合」到另一元件時，則不存在中間元件。
說明書中有關本發明的「一具體實施例」或「一種具體實施例」以及其中的其他變體，是指結合在本發明的至少一具體實施例中包括的具體實施例所描述的一特定特徵、結構、特性等。因此，詞語「在一具體實施例中」或「在一種具體實施例中」以及出現在整個說明書中的任何其他變體不必然都指代相同的具體實施例。應明白，使用以下任何「/」、「及/或」和「之至少一者」，例如，在「A/B」、「A及/或B」」及「A及B中的至少一者」的情況下旨在涵蓋僅選擇第一列舉的選項(A)，或僅選擇第二列舉的選項(B)，或選擇兩選項（A及B）。進一步舉例來說，在「A、B及/或C」及「A、B及C中的至少一者」的情況下，此詞語旨僅包含第一列舉的選項(A)，或者僅選擇第二列舉的選項(B)，或僅選擇第三列舉的選項(C)，或僅選擇第一和第二列舉的選項（A及B），或僅選擇第一和第三列舉的選項（A及C），或僅選擇第二和第三列舉的選項（B及C），或選擇所有三個選項（A及B及C）。熟習該項技藝者應明白，這可延伸到所列舉的許多項目。
本發明的具體實施例提供一含有絕緣體上半導體（SOI）基板的結構。該SOI基板包括一在基底半導體層上方的埋入絕緣層上方的SOI層。該結構包括一相鄰於高性能低電壓第二FET的高電壓第一場效應電晶體（FET）。高電壓FET具有一在埋入絕緣層上的閘電極、及在埋入絕緣層下方的基底半導體層中的一源極及一汲極。因此，埋入絕緣層作用為高電壓FET的一閘極介電質。低電壓FET具有在埋入絕緣層上方的一源極及一汲極，即在SOI層中。一溝槽隔離在第一高電壓FET的源極及汲極之每一者中。如此，高電壓FET的源極圍繞在其中的溝槽隔離。SOI基板能夠是一全空乏SOI基板（FDSOI），指出其使用位於基底半導體基板頂部的一超薄埋入絕緣層（或埋入氧化物（Buried Oxide，BOX）），以及在埋入絕緣層上方的一非常薄SOI層，該埋入絕緣層提供電晶體通道，即用於高性能低電壓FET。超薄SOI層不需要摻雜來形成通道，因此使電晶體「全空乏」。
本發明的具體實施例使用與FDSOI技術完全相容的製程，提供具有高性能低電壓FET的高電壓FET，且不需要額外的光罩，這意味著該結構不需要額外成本。高電壓FET能夠在高達例如25伏特的電壓下工作。此結構還簡化類比電路中的高電壓應用設計，諸如類比開關、數位電壓位準移位器及運算放大器電路設計。
圖1示出根據本發明的具體實施例之一結構100的剖面圖。結構100包含一絕緣體上半導體（SOI）基板102，該SOI基板包括一SOI層104，該SOI層在一基底半導體層108上方的一埋入絕緣層106上方。SOI層104及基底半導體層108能夠包括例如矽、矽鍺、鍺或其他半導體材料。埋入絕緣層106可包括任何適當的介電質，諸如但不限於氧化矽。
結構100亦包括在SOI基板102的一第一區122中的一第一場效應電晶體（FET）120，其相鄰於該SOI基板102的一第二區126中的一第二FET 124。第一FET 120是一高電壓電晶體，而第二FET 124是一高性能低電壓電晶體。因此，第一FET 120在較高於第二FET 124的電壓下工作。在一非限制性實例中，第一FET 120可在高達10伏特(V)的電壓（V DD）下工作，而第二FET 124在低於4 V的電壓（V DD）下工作（第一FET 120及第二FET 124的臨界值電壓(Vt)可例如分別約1V及低於約0.5V）。以下，第一FET 120稱為「高電壓FET 120」，而第二FET 124稱為「低電壓FET 124」。
低電壓FET 124可包括在SOI基板102上方形成的任何現在已知或將來開發的電晶體。低電壓FET 124具有在埋入絕緣層106上方的一源極130及一汲極132，即在SOI層104中。低電壓FET 124的源極130及汲極132至少部分位於SOI層104中。如圖所示，源極130/汲極132可亦包括磊晶凸起半導體區133。低電壓FET 124的源極130/汲極132可包括任何FET所需極性的適當摻雜劑，例如用於nFET的n型摻雜劑。低電壓FET 124亦包括一在SOI層104上方的閘電極134，在SOI層104中形成一通道136。SOI層104可成形為一鰭狀物，且閘電極134可圍繞鰭狀物。
閘電極134可包括任何現在已知或將來開發的閘極材料。在一實例中，閘電極134可包括一高介電常數金屬閘極（HKMG）。閘電極134可包括一或多個導電組件，用於提供一電晶體的一閘極端子。例如，閘電極134可包括一高介電常數（high-K）層、一功函數金屬層及一閘極導體（為清楚起見並未全部示出）。高介電常數層可包括任何現在已知或將來開發的高介電材料，典型上用於金屬閘極，諸如但不限於：金屬氧化物，諸如氧化鉭（Ta 2O 5）、鋇鈦氧化物（BaTiO 3）、氧化鉿（HfO 2）、氧化鋯（ZrO 2）、氧化鋁（Al 2O 3）、或金屬矽酸鹽，諸如氧化鉿矽酸鹽（Hf A1Si A2O A3）或鉿矽酸鹽氮氧化物（Hf A1Si A2O A3N A4），其中A1、A2、A3、A4分別代表相對比例，均大於等於0，且A1+A2+A3+A4（1為總相對莫耳量）。取決於要用於一NFET還是一PFET裝置，功函數金屬層可包括各種金屬，可包括例如：鋁（Al）、鋅（Zn）、銦（Ｉn）、銅（Cu）、銦銅（InCu）、錫（Sn）、鉭（Ta）、氮化鉭（TaN）、碳化鉭（TaC）、鈦（TI）、氮化鈦（TiN）、碳化鈦（TiC）、TiAlC、TiAl、鎢（W）、氮化鎢（WN）、碳化鎢（WC）、多晶矽（poly-Si）及/或其組合。閘極導體可包括任何現在已知或將來開發的閘極導體，諸如銅（Cu）。還可在閘電極134上方形成例如一氮化物的閘極披覆層（也未示出）。
低電壓FET 124藉由溝槽隔離138與其他裝置隔離。可在基底半導體層108中形成各種井140，以更佳控制低電壓FET 124的臨界值電壓，例如，藉由施加一回授偏壓。還可形成接觸基底半導體層108的一井分接頭142。
高電壓FET 120的結構不同於低電壓FET 124，使其在更高電壓下工作。高電壓FET 120具有在埋入絕緣層106上的一閘電極、及在埋入絕緣層106下方的基底半導體層108中的一源極152及一汲極154。高電壓FET 120及低電壓FET 124中的埋入絕緣層106是相同的層，這意味著在高電壓FET 120及低電壓FET 124中具有一相同組成及一相同厚度。高電壓FET 120的源極152/汲極154可包括任何高電壓FET 120所需極性的適當摻雜劑，例如用於一nFET的n型摻雜劑。
在圖1中，高電壓FET 120的閘電極150包括一在SOI層104上方的磊晶半導體層156。閘電極150的磊晶半導體層156及SOI層104可包括任何適當的摻雜。埋入絕緣層106為閘電極150提供一閘極介電質158，該閘電極在基底半導體層108中具有一通道160。高電壓FET 120的閘電極150可重疊於高電壓FET 120的源極152及汲極154中的兩溝槽隔離162、164。
高電壓FET 120在其源極152及汲極154之每一者中還包括一溝槽隔離162、164。溝槽隔離（TI）162、164（第一及第二TI）致能高電壓運作。高電壓FET 120的汲極154圍繞在其中的溝槽隔離164，而高電壓FET 120的源極152圍繞在其中的溝槽隔離162。亦即，TI 162、164完全被提供源極152及汲極154的基底半導體層108的摻雜部分圍繞。
高電壓FET 120藉由添加的（第三及第四）溝槽隔離（TI）170、172與其他裝置隔離。可在基底半導體層108中形成各種井140、142、174。可形成井分接頭142、174以接觸基底半導體層108。可在第一區122中提供其他井（未示出），例如，提供一延伸接合（類似於輕摻雜汲極（Lightly Doped Drain，LDD）佈植），以更佳控制高電壓FET 120的臨界值電壓，例如，藉由施加一回授偏壓。
圖2至圖5示出形成結構100的一方法的剖面圖。通常，高電壓FET 120及低電壓FET 124同時形成。首先，高電壓FET 120形成發生在SOI基板102的第一區122中；其次、低電壓FET 124形成發生在SOI基板102的第二區126中。在SOI基板102的第二區126可與第一區122相鄰並電絕緣，例如藉由一溝槽隔離170。
圖2示出在一些初始製程之後的方法的一初步結構200。該製程從SOI基板102開始，可包括一全空乏絕緣體上半導體基板，其包含SOI層104，在基底半導體層108上方的埋入絕緣層106上方。在圖2中，SOI基板102上已經進行額外製程。更具體地，SOI基板102具有TI 138(2)、170、162、164、172形成在其中。TI可使用任何現在已知或將來開發的製程形成。例如，可使用一遮罩及一蝕刻製程，形成各種溝槽（未標記）通過SOI基板102。蝕刻移除SOI層104、埋入絕緣層106以及部分基底半導體層108。值得注意的是，蝕刻移除埋入絕緣層106的區域，將是在圖3中的高電壓FET 120的源極152及汲極154。然後，能夠以如氧化矽的一介電質來填充溝槽。過度填充及回蝕沉積在溝槽中的介電質，可能導致埋入絕緣層106（通常包含與TI相同的材料）在TI 138、170、162、164、172完成時延伸到其上方。在此製程期間，也可以移除在SOI層104及埋入絕緣層106中其他不需要的區域。因此，藉由在基底半導體層108中形成第一TI 162及與第一TI 162隔開的第二TI 164，在FDSOI基板102的第一區122中形成第一高電壓FET 120（圖1）。用於第二低電壓FET 124（圖 1）的TI 138及附加的TI 170、172可同時形成。
圖3示出摻雜基底半導體層108的剖面圖，以形成FET 120、124的各個部分，例如井及源極/汲極。摻雜可包括任何現在已知或將來開發、在基底半導體層108中注入一摻雜劑的製程，例如離子植入。基於所需的極性和性能特徵，能夠選擇摻雜劑的類型及其摻雜劑濃度。任何必要的遮罩都可用在為需要的地方引導摻雜。能夠執行任意數量的摻雜製程，以獲得所需的摻雜輪廓。為了描述，假設FET 120、124是nFET，即具有n型摻雜的源極/汲極。在第一區122中，一源極152形成在第一TI 162周圍，而一汲極154形成在第二TI 164周圍。因此，高電壓FET 120（圖1）的源極152圍繞在其中的第一TI 162，而高電壓FET 120（圖1）的汲極154可圍繞在其中的第二TI 164。其他井也可在此步驟中形成。例如，摻雜製程還可包括摻雜在低電壓FET 124的第二區126中的埋入絕緣層106下方的基底半導體層108。此製程在第二區126中的基底半導體層108中建立例如一n井140。其他摻雜製程可以在第一區122中形成井分接頭142、174，以接觸基底半導體層108。可形成其他井（未示出），例如，提供一延伸接合，以更佳控制高電壓FET 120的臨界值電壓，例如，藉由施加一回授偏壓。因此，低電壓FET 124的井140、以及高電壓FET 120的源極區152/汲極區154及通道可在相同的（多個）製程中形成。
圖4示出在低電壓FET 124的源極130與汲極132之間的SOI層104上方形成一閘電極134的剖面圖。如前述，閘電極134可包括任何現在已知或將來開發的閘極材料。在一實例中，閘電極134可包括一HKMG。還可在第一區122中的SOI層104上方形成閘電極材料，然後隨後例如藉由蝕刻將其移除（參見虛線框，指示為被移除的閘電極188）。閘極材料可使用任何適當的技術沉積，例如原子層沉積，並可使用任何技術圖案化。可使用一替代金屬閘極或一前閘極作法。
圖5示出在第一區122中的SOI層上方的磊晶生長一半導體區156的剖面圖。術語「磊晶生長」及「磊晶形成及/或生長」是指一半導體材料在半導體材料的沉積表面上生長，其中要生長的半導體材料可具有與沉積表面的半導體材料相同的晶體特性。圖5還示出使用埋入絕緣層106作為用於閘電極150的一閘極介電質158，在半導體區156及SOI層104中形成一閘電極150。閘電極150的形成可包括以適當的摻雜劑摻雜半導體區156及/或SOI層104。如圖4所示，低電壓FET 124的閘電極134的形成可發生在形成高電壓FET 120的閘電極150之前。在此情況下，低電壓FET 124的閘電極188（圖4中的虛線框）在形成用於高電壓FET 120的閘電極150之前，可從第一區122中的半導體區156及SOI層104上方移除。圖5還示出在相鄰於閘電極150的SOI層104上方磊晶生長一凸起半導體區133。凸起半導體區133可採取任何已知方式摻雜，以形成低電壓FET 124的凸起源極130及汲極132。磊晶製程還可形成在第一區122中的高電壓FET 120（圖1）的源極152及汲極154的凸起半導體區178，以及形成各種不同井140、142、174凸起半導體區180。凸起半導體區133、178、180可包括任何適當的摻雜劑。也可在此階段形成任何必要的間隔物（未示出）。
可遵循任何現在已知或將來開發的半導體製造製程，來形成到第一區122及第二區126以及FET 120、124的互連層。如圖1所示，可在高電壓FET 120的源極152、汲極154及閘電極150以及低電壓FET 124的源極130、汲極132及閘電極134上方，同時形成一矽化物190。可使用任何現在已知或將來開發的技術形成矽化物190，例如進行一原位預清洗，沉積諸如鈦、鎳、鈷等金屬，退火以使金屬與矽反應，並移除未反應的金屬。可透過一層間介電質194，形成任何數量的接點192到FET 120、124的必要部分。
圖6示出高電壓FET 120的一替代具體實施例的剖面圖，可與本文前述的結構100一起使用。在此具體實施例中，高電壓FET 120的源極152及汲極154包括一p型摻雜劑，並且提供添加的井來控制FET 120的一臨界值電壓。在此情況下，高電壓FET 120包括一n型井210、212，藉由與高電壓FET 120的源極152及汲極154中的每一者相鄰的TI 170、172隔離。因為n型井210、212可不夠深到足以延伸到基底半導體層108中以提供所需的控制，所以高電壓FET 120還可包括一深n型井218，在基底半導體層108中耦合n型井210、212。在此具體實施例中，形成如圖2中的TI還包括形成：（在源極152內）與（第一）TI 162隔開的一（第三）TI 170、與（第三）TI 170隔開的一（第四）TI 214、（在汲極154內）與（第二）TI 164隔開的一（第五）TI 172、及與（第五）TI 172隔開的一（第六）TI216。 如圖3所示的摻雜包括以一n型摻雜劑摻雜基底半導體層108，以在TI 170與TI 214之間形成一n型井210、及在TI 172與TI 216之間形成一n型井212。摻雜還包括摻雜以在基底半導體層108中形成一深n型井218，耦合n型井210、212。可添加到各種井210、212及/或p型基底半導體層108的任何適當的接點192。
圖7示出包括一高電壓FET 220的另一替代具體實施例的結構100的剖面圖。在此具體實施例中，一溝槽隔離層222取代在第一區122中的高電壓FET 120的一閘電極234下方的埋入絕緣層106（圖1）。用於高電壓FET 220的閘電極234是一HKMG的形式而不是如圖1具體實施例中的半導體。
如圖7所示，結構100可包括SOI基板102，該SOI基板包括在第二區126中的基底半導體層108上方的埋入絕緣層106上方的SOI層104。低電壓FET 124如本文前述。低電壓FET 124具有在（半導體）SOI層104上方的閘電極134，該SOI層在基底半導體層108上方的埋入絕緣層106上方。低電壓FET 124的源極130及汲極132位於埋入絕緣層106上方的（半導體層）SOI層104中。低電壓FET 124的閘電極134可包括在（半導體層）SOI層104上方的一高介電常數金屬閘極（HKMG）。對照下，在形成溝槽隔離期間，在第一區122中，移除SOI層104及埋入絕緣層106。在第一區122中，一溝槽隔離層222在基底半導體層108中，且深溝槽隔離（DTI）240、242耦合到其上並分別延伸到源極152及汲極154中。溝槽隔離層222形成在一淺溝槽235中，使得其的一上表面236與基底半導體層108的一上表面237共面，對照於第二區126中的基底半導體層108上方的埋入絕緣層106。溝槽隔離層222及DTI 240、242可使用任何現在已知或將來開發的（雙）溝槽隔離製程形成，例如形成溝槽、沉積介電質及平面化。溝槽隔離層222的厚度可例如20奈米（nm）至50 nm，並可稱為「淺、淺溝槽隔離（shallow, Shallow Trench Isolation，sSTI）」。溝槽隔離層222及DTI 240、242可形成帶有溝槽隔離，例如TI 138、170、172（圖2）。DTI 240、242比溝槽隔離層222延伸更深到基底半導體層108中。DTI 240、242可亦稱為「深柵欄隔離」。DTI 240、242分別位於源極152及汲極154中，即源極152及汲極154圍繞相對的DTI 240、242，以建立一更長的漂移區以支持一更高的汲極電壓（V DD）。可控制源極152及汲極154的接合與閘電極234下方的基底半導體層108的相對位置，以及分別在源極152及汲極154中的DTI 240、242的相對位置，以獲得期望的性能特性。
高電壓FET 220與低電壓FET 124相鄰，並在基底半導體層108中具有源極152及汲極154，且在溝槽隔離層222下方。對照於圖1中的結構100，高電壓FET 220的閘電極234可包括一在基底半導體層108上方的溝槽隔離層222上方的HKMG。高電壓FET 220的閘電極234包括一閘極介電層226，該閘極介電層包括溝槽隔離層222及在溝槽隔離層222上方的至少一介電層228。也就是說，閘電極234的閘極介電層226可包括溝槽隔離層222及在溝槽隔離層222上方的一或多個介電層228。（多個）介電層228可包括一或多個高k層，如本文針對一HKMG所述，諸如但不限於氧化鉿及氮化鈦。閘電極234可包括如本文針對HKMG所述的其他層，例如一功函數金屬及一閘極導體。閘極介電層226在基底半導體層108上方的溝槽隔離層222上方。
如所示，圖7中的結構100亦包括一在高電壓FET 220的源極152及汲極154之每一者中的DTI 240、242。高電壓FET 220的源極152圍繞在其中的DTI 240，而高電壓FET 220的汲極154可圍繞在其中的DTI 242。溝槽隔離層222可包括任何合適的溝槽隔離介電質，諸如氧化矽。DTI 240、242與溝槽隔離層222是一體的，並可包括相同的材料或另一介電質。溝槽隔離層222及DTI 240、242可與溝槽隔離138、170、172類似形成。高電壓FET 220的閘電極234分別重疊於FET的源極152及汲極154中的兩DTI 240、242。
本發明的具體實施例使用與FDSOI技術完全相容的製程，提供一具有高性能低電壓FET的高電壓FET，且不需要額外的光罩，這意味著該結構不增加成本。高電壓FET可在閘極-源極電壓（Vgs）及閘極-汲極電壓（Vds）大於或等於10 V，例如在高達10伏特的電壓下工作。高電壓FET還表現出較短的開關時間，因為減少閘極-源極、閘極-汲極及閘極-閘極電容（Cgs、Cgd及Cgg）。該結構還簡化了類比電路設計一類比開關（例如，將八電晶體裝置減少成兩或一電晶體裝置），以及某些高電壓裝置，諸如但不限於數位電壓位準移位器（例如，將八電晶體裝置減少成四電晶體裝置），以及運算放大器應用。
如上所述的方法用於製造積體電路晶片。生成的積體電路晶片可由製造商以裸晶圓形式（也就是說，具有多個未封裝晶片的單一晶圓）、一裸晶或一封裝形式流通。在後者情況下，晶片安裝在單晶片封裝（諸如一塑膠載板，以導線固定在一主機板或其他更高階的載板上）或多晶片封裝（諸如一陶瓷載板，具有表面互連或埋入互連之一或兩者）中。然後在任何情況下，晶片與其他晶片、離散式電路元件及/或其他訊號處理裝置整合，作為(a)一中間產品（諸如一主機板）或(b)一最終產品的一部分。最終產品可為包括積體電路晶片的任何產品，其範圍從玩具和其他低端應用到具有顯示器、鍵盤或其他輸入裝置及中央處理器的高級電腦產品。
本文中使用的術語僅用於描述特定具體實施例之目的，並不旨在限制本發明。如本文所使用，除非文中另有明確說明，否則單數形式「一」、「一種」和「該」旨在也包括複數個形式。還應理解，當在本說明書中使用時，用語「包括」及/或「含有」指定存在所陳述的特徵、整數、步驟、操作、元件及/或組件，但不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件及/或組件。「選擇性」或「選擇上」是指隨後描述的事件或情況可能會或可能不會發生，並且該描述包括事件發生的情況和不發生的情況。
在整個說明書和申請專利範圍中使用的近似用語可適用於修改任何可允許變化而不會導致與其相關的基本功能發生變化的定量表示。因此，由諸如「約」、「近似」和「實質上」之類的一或多個用語修飾的值不限於指定的精確值。在至少一些情況下，近似用語可對應於用於測量該值的儀器精度。此處及整個說明書及申請專利範圍，範圍限制可組合及/或互換，除非上下文或語言另有說明，否則可識別此類範圍並包括其中含有的所有子範圍。當「近似」應用於適用於兩值範圍內的一特定值時，除非另外依賴於測量該值的儀器的精度，否則可表示所述（多個）值的 +/- 10%。
文後申請專利範圍中的所有構件或步驟功能元件的對應結構、材料、動作以及等效物旨包括執行結合如具體請求保護的其他要求保護元件的功能的任何結構、材料或動作。已經出於描繪和說明目的呈現了本發明的說明，但並不旨在窮舉或限於所揭露形式的本發明。在不悖離本發明的範疇和精神的情況下，熟習該項技藝者將明白許多修改和變型。所選擇與說明的具體實施例是為了最佳解釋本發明的原理及實際應用，及使熟習該項技藝者能夠瞭解，用於具有各種修改的各種具體實施例的本公開適用於特定經深思熟慮的用途。
100                      結構 102                      半導體（SOI）基板 104、150                   SOI層 106、158                   絕緣層 108                      基底半導體層 120                      第一場效應電晶體（FET） 122                      第一區 124                      第二FET 126                      第二區 130                      源極 132                      汲極 133                      凸起半導體區 134                      閘電極 136                      通道 138                      溝槽隔離 140                      井 142                      井分接頭 152                      源極區 154                      汲極區 156                      半導體區 160                      通道 162                      溝槽隔離 164                      溝槽隔離 170                      溝槽隔離 172                      溝槽隔離 174                      井分接頭 178                      凸起半導體區 180                      凸起半導體區 188                      閘電極 190                      矽化物 192                      接點 194                      層間介電質 200                      初步結構 210                      井 212                      井 220                      高電壓FET 222                      溝槽隔離層 234                      閘電極 236                      上表面 237                      上表面 240                      深溝槽隔離（DTI） 242                      深溝槽隔離（DTI）
參考以下附圖詳細描述本發明的具體實施例，其中相同標號表示相似的元件，且其中：
圖1示出根據本發明的具體實施例之一結構的剖面圖，該結構包括一低電壓FET及一高電壓FET，後者使用一埋入絕緣層作為一閘極介電質。
圖2示出根據本發明的具體實施例之一初步結構的剖面圖，該初步結構包括用於一方法的溝槽隔離。
圖3示出根據本公開具體實施例之形成用於高電壓FET的井及源極/汲極區的剖面圖。
圖4示出根據本發明的具體實施例之形成用於低電壓FET的一閘電極的剖面圖。
圖5示出根據本發明的具體實施例之形成用於高電壓FET的一閘電極的剖面圖。
圖6示出根據本發明的替代具體實施例之一高電壓FET的剖面圖。
圖7示出根據本發明的具體實施例之一結構的剖面圖，該結構包括一低電壓FET及一高電壓FET，後者使用一淺溝槽隔離層作為一閘極介電質的一部分。
應注意，本發明的附圖不必然按比例繪製。圖式旨在僅描述本發明的典型樣態，因此不應視為限制本發明的範疇。在圖式，圖式中的相同標號代表相似元件。
100:結構
102:半導體(SOI)基板
104、150:SOI層
106、158:絕緣層
108:基底半導體層
120:第一場效應電晶體(FET)
122:第一區
124:第二FET
126:第二區
130:源極
132:汲極
133:凸起半導體區
134:閘電極
136:通道
138:溝槽隔離
140:井
142:井分接頭
152:源極區
154:汲極區
156:半導體區
160:通道
162:溝槽隔離
164:溝槽隔離
170:溝槽隔離
172:溝槽隔離
174:井分接頭
178:凸起半導體區
180:凸起半導體區
190:矽化物
192:接點
194:層間介電質

Claims (20)

  1. 一種結構，包含： 一絕緣體上半導體（SOI）基板，該SOI基板包括一絕緣體上半導體（SOI）層，其在一基底半導體層上方的埋入絕緣層上方； 一第一場效應電晶體（FET），其相鄰於一第二FET，該第一FET具有一在該埋入絕緣層上的閘電極、及在該埋入絕緣層下方的該基底半導體層中的一源極及一汲極，該第二FET具有在該埋入絕緣層上方的一源極及一汲極；及 一溝槽隔離，其在該第一FET的該源極及該汲極之每一者中，該第一FET的該源極圍繞在其中的該溝槽隔離。
  2. 如請求項1所述之結構，其中該埋入絕緣層在該第一FET及該第二FET中具有一相同組成及一相同厚度。
  3. 如請求項1所述之結構，其中該第一FET在較高於該第二FET的一電壓下工作。
  4. 如請求項1所述之結構，其中該第一FET的該閘電極重疊於該第一FET的該源極及該汲極中的兩溝槽隔離。
  5. 如請求項1所述之結構，其中該第一FET的該閘電極包括一在該SOI層上方的磊晶半導體層。
  6. 如請求項5所述之結構，其中該第二FET包括一在該SOI層上方的閘電極，且其中該第二FET的該源極及該汲極至少部分位於該SOI層中。
  7. 如請求項1所述之結構，其中該第一FET的該源極及該汲極包括一p型摻雜劑，且更包含一n型井，其係由相鄰於該第一FET的該源極及該汲極中每一者的一溝槽隔離所隔離、及一深n型井，其耦合到該基底半導體層中的該n型井。
  8. 一種結構，包含： 一在第一區中的基底半導體層中的溝槽隔離層、及一在第二區中的絕緣體上半導體（SOI）基板； 一在該第一區中的第一場效應電晶體（FET），其相鄰於一在該第二區中的第二FET，該第一FET具有在該溝槽隔離層下方的該基底半導體層中的一源極及一汲極、及在該基底半導體層上方的該溝槽隔離層上方的一閘電極，該第二FET具有在該SOI基板的一埋入絕緣層上方的一絕緣體上半導體（SOI）層中的一源極及一汲極；及 一深溝槽隔離，其在該第一FET的該源極及該汲極之每一者中，該深溝槽隔離整合到該溝槽隔離層，該第一FET的該源極圍繞在其中的該深溝槽隔離。
  9. 如請求項8所述之結構，其中該第一FET的該閘電極重疊於該第一FET的該源極及該汲極中的兩深溝槽隔離。
  10. 如請求項8所述之結構，其中該第一FET的該閘電極包括一在該溝槽隔離上方的高介電常數金屬閘極（HKMG）。
  11. 如請求項8所述之結構，其中該第二FET包括一閘電極，該閘電極包括一在該SOI層上方的高介電常數金屬閘極（HKMG）。
  12. 如請求項8所述之結構，其中該第一FET的該閘電極包括一閘極介電層，該閘極介電層包括該溝槽隔離層及在該溝槽隔離層上方的至少一介電層。
  13. 一種方法，包含： 在一全空乏絕緣體上半導體（FDSOI）基板中，該FDSOI基板包括一在基底半導體層上方的埋入絕緣層上方的絕緣體上半導體（SOI）層，藉由以下步驟，在該FDSOI基板的一第一區中形成一第一場效應電晶體（FET）： 在該基底半導體層中形成一第一溝槽隔離及一第二溝槽隔離，該第二溝槽隔離與該第一溝槽隔離隔開； 摻雜該基底半導體層，以形成一圍繞該第一隔離溝槽的源極及一圍繞該第二隔離溝槽的汲極，該第一FET的該源極圍繞在其中的該第一隔離溝槽； 在該SOI層上方磊晶生長一半導體區；及 使用該埋入絕緣層作為用於該閘電極的一閘極介電質，在該半導體區及該SOI層中形成一閘電極。
  14. 如請求項13所述之方法，更包含藉由以下步驟，在該SOI基板的一第二區中形成一第二FET，該SOI基板相鄰且電絕緣於該第一區： 摻雜該SOI層，以在其中形成用於該第二FET的一源極及一汲極，該第二FET的該源極及該汲極在該埋入絕緣層上方； 在該第二FET的該源極與該汲極之間的該SOI層上方形成一閘電極。
  15. 如請求項14所述之方法，其中形成用於該第二FET的該閘電極發生在形成用於該第一FET的該閘電極之前，且更包含在形成用於該第一FET的該閘電極之前，先從該第一區中的該半導體區及該SOI層上方移除用於該第二FET的該閘電極。
  16. 如請求項14所述之方法，其中在該SOI層上方磊晶生長該半導體區亦包括在該第二FET的該源極及該汲極中的每一者上方磊晶生長一凸起的半導體區。
  17. 如請求項14所述之方法，其中摻雜該基底半導體層，以在該第一FET的該第一區中形成圍繞該第一隔離溝槽的該源極及圍繞該第二隔離溝槽的該汲極，亦包括在該第二FET的該第二區中的該埋入絕緣層下方摻雜該基底半導體層。
  18. 如請求項14所述之方法，更包含在該第一FET的該源極、該汲極及該閘電極上方及在該第二FET的該源極、該汲極及該閘電極上方，同時形成一矽化物。
  19. 如請求項13所述之方法，其中該第一FET的該源極及該汲極包括一p型摻雜劑，且其中形成該第一及第二溝槽隔離亦包括形成一與該第一溝槽隔離隔開的第三溝槽隔離、一與該第三溝槽隔離隔開的第四溝槽隔離 、一與該第二溝槽隔離隔開的第五溝槽隔離、及一與該第五溝槽隔離隔開的第六溝槽隔離，且更包含使用一n型摻雜劑摻雜該基底半導體層，以在該第三與第四溝槽隔離之間、及該第五與第六溝槽隔離之間形成一n型井，並摻雜以在該基底半導體層中形成與該n型井耦合的一深n型井。
  20. 如請求項13所述之方法，其中在該SOI層上方磊晶生長該半導體區亦包括在該第一FET的該源極及該汲極中的每一者上方磊晶生長一凸起的半導體區。
TW111143900A 2021-12-17 2022-11-17 包含使用埋入絕緣層作為閘極介電層及溝槽隔離於源極和汲極中的電晶體的結構 TWI836731B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/644,858 US11837605B2 (en) 2021-12-17 2021-12-17 Structure including transistor using buried insulator layer as gate dielectric and trench isolations in source and drain
US17/644,858 2021-12-17

Publications (2)

Publication Number Publication Date
TW202329257A true TW202329257A (zh) 2023-07-16
TWI836731B TWI836731B (zh) 2024-03-21

Family

ID=

Also Published As

Publication number Publication date
US20230197731A1 (en) 2023-06-22
KR20230092745A (ko) 2023-06-26
US20240055434A1 (en) 2024-02-15
CN116266592A (zh) 2023-06-20
DE102022130684A1 (de) 2023-06-22
US11837605B2 (en) 2023-12-05

Similar Documents

Publication Publication Date Title
US7259049B2 (en) Self-aligned isolation double-gate FET
JP5695730B2 (ja) 薄いｂｏｘ金属バックゲート型極薄ｓｏｉデバイス
KR101259402B1 (ko) 실리콘-온-절연체 구조 내의 전계-효과 트랜지스터를 포함하는 반도체 소자
US20060001111A1 (en) Semiconductor device
US20080079084A1 (en) Enhanced mobility MOSFET devices
US6864163B1 (en) Fabrication of dual work-function metal gate structure for complementary field effect transistors
US6713819B1 (en) SOI MOSFET having amorphized source drain and method of fabrication
US6383904B1 (en) Fabrication of self-aligned front gate and back gate of a field effect transistor in semiconductor on insulator
JP2003332582A (ja) 半導体装置及びその製造方法
US10811433B2 (en) High-voltage transistor device with thick gate insulation layers
US9502564B2 (en) Fully depleted device with buried insulating layer in channel region
US20190051565A1 (en) Cmos devices and manufacturing method thereof
TW201810534A (zh) 高電壓電晶體裝置
US10615159B2 (en) Integrated LDMOS and VFET transistors
US7648880B2 (en) Nitride-encapsulated FET (NNCFET)
US6423599B1 (en) Method for fabricating a field effect transistor having dual gates in SOI (semiconductor on insulator) technology
TWI836731B (zh) 包含使用埋入絕緣層作為閘極介電層及溝槽隔離於源極和汲極中的電晶體的結構
TW202329257A (zh) 包含使用埋入絕緣層作為閘極介電層及溝槽隔離於源極和汲極中的電晶體的結構
US20180076281A1 (en) Deep channel isolated drain metal-oxide-semiconductor transistors
US20230042167A1 (en) Transistor structure with multiple halo implants having epitaxial layer, high-k dielectric and metal gate
US11646361B2 (en) Electrical isolation structure using reverse dopant implantation from source/drain region in semiconductor fin
US11387364B2 (en) Transistor with phase transition material region between channel region and each source/drain region
US20220285496A1 (en) Semiconductor structure and method of forming the same
US20180076280A1 (en) Shallow drain metal-oxide-semiconductor transistors