KR101259402B1 - 실리콘-온-절연체 구조 내의 전계-효과 트랜지스터를 포함하는 반도체 소자 - Google Patents

실리콘-온-절연체 구조 내의 전계-효과 트랜지스터를 포함하는 반도체 소자 Download PDF

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Abstract

본 발명은 반도체 소자에 관한 것으로, 기판, 기판 상의 산화막 및 산화막 상의 반도체층을 포함하는 반도체-온-절연체(SeOI) 구조물; 및 전계-효과 트랜지스터(FET)를 포함하고, FET는, 기판 내의 채널 영역; SeOI 구조물의 산화막의 적어도 일부인 유전체; 및 적어도 부분적으로 SeOI 구조물의 반도체층의 제1 부분인 게이트를 포함하는 것을 특징으로 한다.

Description

실리콘-온-절연체 구조 내의 전계-효과 트랜지스터를 포함하는 반도체 소자{Semiconductor device comprising a field-effect transistor in a silicon-on-insulator structure}
본 발명은 실리콘-온-절연체 구조물에서의 전계-효과 트랜지스터의 제조 방법에 관한 것이며, 보다 상세하게는, 기능성 영역들을 공유할 수 있는, 고밀도로 패킹된 전계-효과 트랜지스터들을 포함하는 시스템-온-칩에 관한 것이다.
반도체-온-절연체(Semiconductor-On-Insulator, SeOI) 및, 특히, 실리콘-온-절연체(Silicon-On-insulator, SOI) 반도체 소자들은 현재 및 미래의 반도체 제조, 예를 들어, 상보성 금속 산화막 반도체(Complementary Metal Oxide Semiconductor, CMOS) 기술의 경우에 있어 관심이 증가되고 있다. 현대의 집적 회로들에서, CMOS, NMOS, PMOS 요소들 형태의 전계 효과 트랜지스터들, 저항들, 커패시터들, 및 동종물과 같은, 많은 수의 개별 회로 성분들이 단일 칩 면적 상에 형성된다. 통상적으로, 속도 및/또는 전력 소모의 면에서 개선된 성능 수준을 가지는 현재 사용 가능한 집적 회로들을 제공하기 위하여, 상기 회로 성분들의 피쳐(feature) 사이즈들은 매 새로운 회로 세대의 도입에 따라 꾸준히 감소하고 있다. 트랜지스터들의 사이즈의 감소는 CPU들과 같은 복합 집적 회로들(complex integrated circuits)의 소자 성능을 계속적으로 개선하는 측면에서 중요하다. 사이즈의 감소는 통상적으로 증가된 스위칭 속도를 가져와서, 신호 처리 성능을 향상시킨다.
CMOS 기술을 이용한 복합 집적 회로들의 제조 중에, 수백만 개의 트랜지스터들, 즉, N-채널 트랜지스터들 및 P-채널 트랜지스터들이 결정질 반도체층을 포함하는 기판 상에 형성된다. 트랜지스터 성분들은 고도의 복합 집적 회로들에서 상기 소자들의 전체 성능을 실질적으로 결정하는 주요한 회로 성분이다.
MOS 트랜지스터는, N-채널 트랜지스터인지 또는 P-채널 트랜지스터인지에 무관하게, 드레인 영역과 소스 영역의 사이에 배치되는 역으로 또는 약하게 도핑된 채널 영역과 함께 높게 도핑된 드레인 및 소스 영역들의 계면에 의해 형성되는 소위 PN-접합들을 포함한다. 채널 영역의 전도성, 즉 전도성 채널의 구동 전류 능력은 채널 영역 근처에 형성되며, 얇은 절연층에 의해 채널 영역으로부터 분리되는 게이트 전극에 의해 제어된다. 게이트 전극에 적절한 제어 전압을 인가하는 것에 의한 전도성 채널의 형성에 따른 채널 영역의 전도성은, 도펀트 농도, 주요 전하 캐리어들의 이동성, 및 트랜지스터의 폭 방향에서 채널 영역의 소정 확장에 대한 채널 길이로도 지칭되는 소스와 드레인 영역들 사이의 거리에 의존한다.
회로 성분들의 감소된 치수들에 의하여, 각각의 트랜지스터 성분들의 성능뿐 아니라, 패킹 밀도(packing density)도 개선될 수 있으며, 그에 따라, 주어진 칩 면적 내에 증가된 기능성을 결합하는 가능성을 제공한다. 상기 이유로, 고도의 복합 회로들이 개발되었으며, 이는 아날로그 회로들, 디지털 회로들 및 동종물과 같은 상이한 유형들의 회로들을 포함할 수 있으며, 이에 의해 완전한 단일 칩 상의 시스템(SoC)들을 제공한다.
그러나, 트랜지스터 치수들의 계속적인 축소는 그에 관련된 복수의 이슈들을 수반하는데, 이는 MOS 트랜지스터들의 채널 길이를 계속적으로 감소함에 따라 얻어지는 이점들을 지나치게 상쇄시키지 않도록 하기 위하여 검토되어야 한다. 이에 대한 하나의 중요한 문제는 드레인과 소스 영역들 및 그에 연결된 콘택들에 낮은 면 저항 및 접촉 저항을 제공하고 채널 제어능력을 유지하는 것이다. 예를 들어, 채널 길이를 감소시키는 것은 게이트 전극과 채널 영역 사이의 용량성 커플링(capacitive coupling)의 증가를 필요로 할 수 있으며, 이는 게이트 절연층의 두께의 감소를 필요로 할 수 있다. 현재, 실리콘 이산화물계 게이트 절연층들의 두께는 1 내지 2 나노미터의 범위에 있으며, 추가적인 감소는 게이트 유전체 두께를 감소시킬 경우 통상적으로 지수적으로 증가하는 누설 전류들을 고려할 때 바람직하지 않을 수 있다.
그러나, 게이트 유전체 및 통상적으로 게이트 전극의 제조를 위해 사용되는 다결정 실리콘(polysilicon)의 계면은 결정립계(grain boundary)들에 의해 특징지어지며, 결정립계들은 균일한 도펀트 프로파일에 영향을 미치고 열악한 접촉 특성들 및 신뢰성 파괴들을 가져온다. 또한, 회로 성분들의 계속적으로 감소된 치수들을 고려할 때 최근의 엔지니어링 진보에도 불구하고, 상이한 성능 특성들을 갖는 트랜지스터 성분들의 더욱 압축된 구성들이 여전히 요구된다.
상기의 관점에서, 본 개시는 반도체 소자들 및 반도체 소자들을 제조하기 위한 방법에 관한 것이며, 여기서 트랜지스터들은 공간 효율적인 방식으로 게이트 유전체-게이트 전극 계면에 대하여 개선된 특성들을 가지도록 형성될 수 있다.
상기에 언급한 목적들을 다루기 위하여, 청구항 1에 따른 반도체 소자가 제공되며, 반도체 소자는 기판, 상기 기판 상의 산화막(BOX층) 및 상기 산화막 상의 특히, 단결정 실리콘층인 반도체층을 포함하는 반도체-온-절연체, 특히 실리콘-온-절연체(SOI) 구조물; 및 전계-효과 트랜지스터(field-effect transistor, FET)를 포함하고, 상기 FET는, 상기 기판 내의 채널 영역; 상기 반도체-온-절연체 구조물의 상기 산화막의 적어도 일부인 유전체; 및 적어도 부분적으로 상기 반도체-온-절연체 구조물의 상기 반도체층의 제1 부분인, 게이트를 포함한다.
하나의 특정 실시예에서, 상기 유전체는 게이트 유전체이고, 상기 게이트는 게이트 전극으로, 특히 적어도 부분적으로 상기 게이트를 형성하는, 상기 반도체-온-절연체 구조물, 예를 들어 SOI 구조물의 상기 반도체층(예컨대, 상기 단결정 실리콘층)의 상기 제1 부분 상의 다결정 실리콘층을 더 포함하는 게이트 전극이다.
이하에서, 단결정층을 포함하는 SOI 구조물에 대해 설명한다. 그러나, 실리콘에 제한되지 않고 어떤 반도체-온-절연체 구조물이라도 본 발명에 포함될 수 있음이 이해될 것이다.
따라서, 본 발명에 따르면, SOI 구조물들의 초기 BOX층들의 부분들의 형태인 게이트 유전체들을 갖는 FET들이 제공되며, FET들은 또한 적어도 부분적으로 상기 SOI 구조물들의 단결정 실리콘층의 부분들로 형성된 게이트 전극들을 갖는다. 이에 의해, 단결정 실리콘으로 인한 개선된 전극 특성들이 제공되며(기술에서, 보통 다결정 실리콘만이 게이트 물질로 사용됨), 상기 유전체와 상기 게이트 전극 사이의 계면의 물질 특성들이 현저히 개선된다. 기술에서, 다결정 실리콘-산화물 계면은 상기 게이트 전극과 상기 게이트 유전체의 사이에 형성된다. 본 발명에 따르면, 단결정 실리콘-산화물 계면이 상기 게이트 전극과 상기 게이트 유전체의 사이에 형성되며, 이에 의해 결정립계들이 불균일한 도펀트 프로파일들을 가져오는 것을 방지하고 VT 가변성(variability)에도 기여할 뿐 아니라, 고-성능 트랜지스터들의 장시간 동작 신뢰성에 영향을 미친다. 따라서 제공되는 트랜지스터들은 고-전압 어플리케이션들, 예를 들어 RF 소자들 및 정전기 방전(electrostatic discharge, ESD) 보호물들의 경우에 특히 적합하다.
다른 특정 실시예에서, 상기 FET는 플로팅-게이트(floating-gate) FET이고, 상기 유전체는 터널 유전체이며, 상기 게이트는 플로팅-게이트이다. 상기 플로팅-게이트 FET는 상기 플로팅 게이트 상의 게이트 유전체, 및 상기 게이트 유전체 상의 특히 다결정 실리콘으로 형성된 게이트 전극을 더 포함할 수 있다. 또한, 이 경우 단결정 실리콘-산화물 계면은 상기 플로팅 게이트와 상기 터널 유전체의 사이에 형성될 수 있다. 상기 단결정 실리콘-산화물 계면은 통상적인 다결정 실리콘-산화물 계면에 비하여 개선된 전하/데이터 리텐션(retention)를 가져온다. 따라서, 본 실시예는 고-전압 플래시(flash) 메모리 소자들의 제조에 특히 적합하다. 상기 플로팅-게이트 FET의 제조는 게이트 유전체로 상기 BOX층의 일부, 및 적어도 일부가 상술한 단결정 실리콘으로 형성된 게이트 전극을 포함하는 FET의 제조와 호환성이 있다.
상술한 예들에서 상기 SOI 구조물의 상기 기판은 다결정 실리콘 기판일 수 있으며, 상기 BOX층은 예컨대 실리콘 이산화물층의 형태로 제공될 수 있다. 상기 SOI 구조물은 스마트컷(SMARTCUTⓒ) 공정에 의해 형성될 수 있다.
본 발명의 FET의 상술한 예들은 통상의 SOI 상의 벌크 트랜지스터(MOSFET)들과 공동-집적(co-integration)되는데 특히 적합하다. 따라서, 상술한 예들 중 하나에 따른 반도체 소자는, 상기 SOI 구조물의 상기 실리콘층의 제2 부분으로 모두 형성된 채널 영역 및 소스-드레인 영역들을 포함하는 다른 FET를 더 포함할 수 있다. 또한, 상기 다른 FET는, 상기 SOI의 상기 단결정 실리콘층 내에 위치하는 상기 채널 영역 상에 형성된 특히 저유전체(low-k) 물질을 포함하는 유전층, 및 상기 게이트 유전층 상에 형성된 게이트 금속층을 포함할 수 있다.
일 실시예에 따르면, 상기 SOI 구조물의 상기 실리콘층의 상기 제1 부분은 상기 SOI 구조물의 상기 실리콘층의 상기 제2 부분과 다르고, 절연 영역, 특히 쉘로우 트랜치 분리물(shallow trench isolation, STI)이 제공되며, 이는 상기 SOI 구조물의 상기 단결정 실리콘층의 제2 부분으로 모두 형성된 채널 영역 및 소스-드레인 영역들을 포함하는 상기 다른 FET로부터 상기 SOI 구조물의 상기 산화막의 일부로 이루어진 상기 유전체를 포함하는 상기 FET를 분리한다. 선택적으로, 상기 SOI 구조물의 상기 단결정 실리콘의 상기 제1 부분 및 상기 SOI 구조물의 상기 단결정 실리콘층의 상기 제2 부분은 서로 적어도 부분적으로 오버랩된다. 특히, 상기 SOI 구조물의 상기 단결정 실리콘의 상기 제1 부분(본 발명의 트랜지스터의 게이트로 기능함)은 적어도 부분적으로 상기 다른 FET(통상적인 FET)의 소스 또는 드레인 영역을 형성할 수 있다.
두 경우들에서, 상기 트랜지스터들의 제조를 위한 공정 흐름은 두 트랜지스터 소자들의 공동-집적을 쉽게 가능하게 한다. 상기 SOI 구조물의 상기 단결정 실리콘층의 상기 제1 부분이 적어도 부분적으로 상기 다른 FET의 소스 또는 드레인 영역을 형성하는 경우, 필수적인 공간을 최소화할 수 있는 매우 압축된 구성이 이루어진다.
또한, 상기 반도체 소자는, 상기 SOI 구조물의 상기 산화막의 일부로 형성된 상기 유전층을 포함하는 FET, 상기 FET로부터 분리된 통상적인 MOSFET, 및 상기 SOI 구조물의 상기 산화막의 일부로 형성된 상기 유전층을 포함하는 본 발명의 FET의 게이트와 공유하는 소스 또는 드레인 영역을 갖는 추가의 통상적인 MOSFET를 포함할 수 있다.
상기에 언급한 목적들을 다루기 위하여, 본 발명은 반도체 소자를 제조하기 위한 방법도 제공하며, 이는 기판, 상기 기판 상의 산화막 및 상기 산화막 상의 단결정 실리콘층을 포함하는 실리콘-온-절연체(SOI) 구조물을 제공하는 단계; SOI 구조물 상에 다결정 실리콘을 형성하기 위해 상기 단결정 실리콘층 상에 다결정 실리콘층을 형성하는 단계; 및 상기 기판 내의 채널 영역, 상기 SOI 구조물의 상기 산화막의 일부로부터 형성된 게이트 유전체, 및 적어도 부분적으로 상기 SOI 구조물의 상기 단결정 실리콘층의 제1 부분과 상기 단결정 실리콘층 상에 형성된 상기 다결정 실리콘층의 일부로 형성된 게이트 전극을 포함하는 FET를 형성하기 위해, SOI 구조물 상의 상기 다결정 실리콘을 식각하는 단계를 포함한다. 상기 식각하는 단계는 상기 SOI 구조물 상의 상기 다결정 실리콘층 상에 형성되고 패터닝된 포토레지스트를 기초로 수행될 수 있다.
아래의 본 발명의 실시예들에서, 방법들이 매립 산화막 상의 단결정 실리콘층을 포함하는 SOI 구조물을 참조로 설명되지만, 원칙적으로, 다른 적절한 반도체 물질이 사용될 수 있다. 따라서, 본 발명은 반도체-인-절연체(semiconductor-in-insulator) 구조물, 예를 들어 산화막 상의 갈륨 또는 실리콘-갈륨을 포함하며, SOI 구조물에 한정되지 않음이 이해될 것이다.
상기 방법은 상기 SOI 구조물 상에 마스크층을 형성하는 단계; 상기 기판으로 연장되고 상기 SOI 구조물의 제1 영역을 상기 SOI 구조물의 제2 영역으로부터 분리하는 쉘로우 트랜치 분리물을 상기 마스크층을 관통하여 형성하는 단계; 상기 SOI 구조물의 상기 제2 영역으로부터 상기 마스크층을 제거하는 단계; 이어서 상기 SOI 구조물의 상기 제2 영역 상에 유전층을 형성하는 단계; 상기 유전층 상에 금속층을 형성하는 단계; 상기 SOI 구조물의 상기 제1 영역으로부터 상기 마스크층을 제거하는 단계; 및 상기 SOI 구조물의 상기 제2 영역에 MOSFET을 형성하기 위해, 상기 제2 영역의 상기 금속층, 상기 유전층 및 상기 SOI 구조물을 식각하는 단계를 더 포함하고, 상기 다결정 실리콘층은, SOI 구조물 및 상기 금속층 상에 상기 다결정 실리콘을 형성하기 위해, 상기 SOI 구조물의 상기 제1 영역 내의 상기 단결정 실리콘층 상에 형성되는 것을 특징으로 한다.
통상의 MOSFET과의 공동-집적이 쉽게 이루어질 수 있다. 따라서, 상기 예들에 따른 방법은, 상기 SOI 구조물 상의 상기 단결정 실리콘층에 게이트 유전체를 형성하는 단계; 상기 게이트 유전체 상에 게이트 전극을 형성하는 단계; 및 소스 및 드레인 영역들 중 하나는 적어도 부분적으로는 상기 SOI 구조물의 상기 단결정 실리콘층의 상기 제1 부분으로 적어도 부분적으로 형성된 상기 게이트 전극의 적어도 일부로 형성되도록 소스 및 드레인 영역들을 형성하는 단계를 포함하는, 상기 SOI 구조물 상에 MOSFET을 제조하는 단계를 더 포함할 수 있다.
또한, 기판, 상기 기판 상의 산화막 및 상기 산화막 상의 단결정 실리콘층을 포함하는 반도체-온-절연체(SOI) 구조물을 제공하는 단계; 상기 단결정 실리콘층 상에 유전층을 형성하는 단계; 및 다층 구조물을 형성하기 위해 상기 유전층 상에 다결정 실리콘층을 형성하는 단계; 및 상기 기판 내의 채널 영역, 상기 SOI 구조물의 상기 산화막의 일부로부터 형성된 터널 유전체, 상기 SOI 구조물의 상기 단결정 실리콘층의 제1 부분으로 형성된 플로팅 게이트, 상기 단결정 실리콘층 상에 형성된 상기 유전체층의 일부로 형성된 게이트 유전체, 및 상기 유전층 상에 형성된 상기 다결정 실리콘층의 일부를 포함하는 게이트 전극을 포함하는 플로팅-게이트 FET를 형성하기 위해, 상기 다층 구조물을 식각하는 단계를 포함하는 반도체 소자를 제조하기 위한 방법이 제공된다.
또한, 상기 식각하는 단계는 SOI 구조물 상의 상기 다결정 실리콘층 상에 형성되고 패터닝된 포토레지스트를 기초로 수행될 수 있다.
플로팅-게이트 트랜지스터의 형성을 포함하는 본 방법은, 상기 SOI 구조물 상에 마스크층을 형성하는 단계; 상기 기판으로 연장되고 상기 SOI 구조물의 제1 영역을 상기 SOI 구조물의 제2 영역으로부터 분리하는 쉘로우 트랜치 분리물을 상기 마스크층을 관통하여 형성하는 단계; 상기 SOI 구조물의 상기 제2 영역으로부터 상기 마스크층을 제거하는 단계; 이어서 상기 SOI 구조물의 상기 제2 영역 상에 다른 유전층을 형성하는 단계; 상기 다른 유전층 상에 금속층을 형성하는 단계; 상기 SOI 구조물의 상기 제1 영역으로부터 상기 마스크층을 제거하는 단계; 및 상기 SOI 구조물의 상기 제2 영역에 상기 MOSFET을 형성하기 위해, 상기 제2 영역의 상기 금속층, 상기 다른 유전층 및 상기 SOI 구조물을 식각하는 단계를 포함할 수 있으며, SOI 구조물의 상기 제1 영역 내에 다층 구조물을 형성하기 위해, 상기 단결정 실리콘층 상에 상기 유전층이 형성되고, 상기 유전층 상에 상기 다결정 실리콘층이 형성되는 것을 특징으로 한다.
또한, 통상의 MOSFET들과의 공동-집적이 쉽게 이루어질 수 있다. 따라서, 상기 예들에 따른 플로팅-게이트 트랜지스터에 관한 방법은, 상기 SOI 구조물 상의 상기 단결정 실리콘층에 게이트 유전체를 형성하는 단계; 상기 게이트 유전체 상에 게이트 전극을 형성하는 단계; 및 소스 및 드레인 영역들 중 하나는 적어도 부분적으로는 상기 SOI 구조물의 상기 단결정 실리콘층의 상기 제1 부분으로 적어도 부분적으로 형성된 상기 플로팅 게이트의 적어도 일부로 형성되도록 소스 및 드레인 영역들을 형성하는 단계를 포함하는, 상기 SOI 구조물 상에 MOSFET을 제조하는 단계를 더 포함할 수 있다.
본 발명의 반도체 소자 및 방법의 상술한 예들에서 SOI 구조물이 수반된다. 상기 SOI 구조물은 다양한 두께를 갖는 BOX층을 가질 수 있다. 특히, 상기 BOX층의 두께는 고-성능 FET의 유전층 또는 플로팅-게이트 FET의 터널 유전체에 적합하도록 변경될 수 있다.
다양한 두께의 BOX층을 갖는 SOI 구조물은, 기판층, 상기 기판층 상의 제1 실리콘 (이)산화막, 및 상기 제1 실리콘 (이)산화막 상의 단결정 실리콘층을 포함하는 SOI 적층물을 제공하는 단계; 상기 단결정 실리콘층 상에 제2 산화막을 형성하고, 상기 제2 산화막 상에 마스크층을 형성하는 단계; 상기 단결정 실리콘층의 제1 부분을 노출시키도록 상기 제2 산화막 및 상기 마스크층을 패터닝하는 단계; 박막화된(thinned) 실리콘 (이)산화막을 얻기 위해, 상기 단결정 실리콘층의 상기 노출된 제1 부분 아래의 상기 제1 실리콘 (이)산화막의 파트가 부분적으로 용해되도록, 상기 결과물에 어닐링 공정을 수행하는 단계; 및 상기 제2 산화막 및 상기 마스크층을 제거하는 단계에 의해 형성될 수 있다.
상기 박막화된 실리콘 (이)산화막은 뒤에 본 발명의 상술한 예들에서 유전층 또는 터널 유전체로서 제공될 수 있으며, 다시 말하면 상기 게이트 유전체 또는 플로팅 유전제가 형성되는 상기 SOI 구조물의 상기 산화막의 상기 파트는 상기 박막화된 실리콘 (이)산화막의 적어도 일부이다.
상기 고온 어닐링 공정은 900 ℃ 내지 1200 ℃의 온도에서 Ar 및/또는 N2를 포함하는 어닐링 분위기로 수행될 수 있으며, 이에 의해 제1 박막화된 실리콘 산화막을 얻기 위해, 상기 제1 박막화된 실리콘층 아래의 상기 제1 산화막의 상기 파트가 부분적으로 용해된다.
따라서, 공동 작용으로 다양한 두께의 BOX층을 갖는 SOI 구조물을 얻기 위한 이점이 제공되어, 상기 BOX층의 두께는 본 발명에 따라 제조된 FET 또는 플로팅-게이트 FET 각각의 게이트 유전체 또는 터널 유전체의 기준들을 만족하도록 적절하게 조정될 수 있다.
또한, 상기 단결정 실리콘층의 두께는 게이트 전극 또는 플로팅 게이트 각각의 신뢰성 있는 동작을 위한 특정 요건들에 맞추어질 수 있다. 특히, 상술한 예들에서 상기 SOI 구조물은, 기판층, 상기 기판층 상의 제1 산화막, 및 상기 제1 산화막 상의 단결정 실리콘층을 포함하는 SOI 적층물을 제공하는 단계; 상기 단결정 실리콘층 상에 제2 산화막을 형성하고, 상기 제2 산화막 상에 마스크층을 형성하는 단계; 상기 단결정 실리콘층의 제1 부분을 노출시키도록 상기 제2 산화막 및 상기 마스크층을 패터닝하는 단계; 앞에서 노출된 상기 단결정 실리콘층 상에 실리콘 산화막 및 제1 박막화된 단결정 실리콘층을 형성하기 위해, 상기 노출된 단결정 실리콘층을 열적으로 산화하는 단계; 및 상기 제2 산화막, 상기 마스크층 및 앞에서 노출된 상기 단결정 실리콘층 상에 형성된 상기 실리콘 산화막을 제거하는 단계를 포함하여 형성될 수 있고, 상기 SOI 구조물의 상기 실리콘층의 제1 부분은 상기 제1 박막화된 단결정 실리콘층의 적어도 일부인 것을 특징으로 한다.
상기 열적 산화 공정은 산소 분위기에서, 특히, O2/H2, O2/H2/HCl 또는 O2/HCl를 포함하고 및/또는 800 ℃ 내지 1000 ℃의 온도에서 수행될 수 있다.
상기 마스크층은 질화물층, 특히 실리콘 질화물층 또는 산화물/질화물 층들의 적층물일 수 있다. 상기 BOX층 또는 상기 단결정 실리콘층의 두께를 조정하기 위하여, 상기 예들의 단계들은 반복될 수 있다. 따라서 상기 BOX층을 박막화하기 위한 어닐링 공정을 포함하는 상기 방법은, 상기 단결정 실리콘층의 상기 노출된 제1 파트 상에 제3 산화막 및 다른 마스크층을 형성하는 단계; 상기 단결정 실리콘층의 제2 부분을 노출시키도록 상기 제3 산화막 및 상기 다른 마스크층을 패터닝하는 단계; 및 제2 박막화된 실리콘 산화막을 얻기 위해, 상기 단결정 실리콘층의 상기 노출된 제2 부분 아래의 상기 제1 박막화된 실리콘 산화막의 파트가 부분적으로 용해되도록, 상기 결과물에 다른 어닐링 공정을 수행하는 단계를 더 포함할 수 있다.
유사하게, 박막화된 단결정 실리콘층을 형성하기 위한 열적 산화의 단계를 포함하는 상기 방법은, 상기 실리콘 산화막의 일부 상에 제2 마스크층을 형성하는 단계, 및 다른 실리콘 산화막과 제2 박막화된 단결정 실리콘층을 형성하도록, 상기 제2 마스크층에 의해 덮이지 않은 상기 실리콘 산화막의 상기 파트 아래에 위치한 상기 제1 박막화된 실리콘층의 일부를 열적으로 산화하는 단계를 더 포함할 수 있다.
특히, 상기 SOI 구조물 내의 상기 매립 산화물의 용해는 STI 형성 및 도펀트의 주입과 확산을 포함하는 추가 공정 전에 수행됨을 유의할 것이다. 상기 STI는 상기 용해된 BOX층과 처음에 제공된 BOX층 사이의 천이 영역(transition zone)들에 배열된다.
본 발명의 반도체 소자들 및 반도체 소자들을 제조하기 위한 방법에 따르면, 트랜지스터들이 공간 효율적인 방식으로 형성될 수 있으며, 게이트 유전체-게이트 전극 계면에 대하여 개선된 특성들을 가지도록 형성될 수 있다.
본 발명의 추가적인 특징들 및 이점들이 도면들을 참조로 설명될 것이다. 설명에서, 본 발명의 바람직한 실시예들을 설명하기 위해 첨부된 도면들에 대한 참조가 이루어진다. 상기 실시예들은 본 발명의 모든 범위를 나타내는 것이 아님이 이해될 것이다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자를 제조하기 위한 방법의 일 예를 도시하며, 게이트 유전체로서 SOI 구조물의 BOX층의 일부를 포함하는 FET가 형성된다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자를 제조하기 위한 방법의 다른 예들을 도시하며, 터널 유전체로서 SOI 구조물의 BOX층의 일부를 포함하는 플로팅-게이트 FET가 형성된다.
도 3은 MOSFET 및 아래에 위치하는 FET를 포함하는 본 발명에 따른 반도체 소자의 일 예를 도시하며, MOSFET의 드레인은 아래에 위치한 FET의 게이트로서도 기능한다.
도 4a, 도 4b 및 도 4c는 본 발명에 따른 반도체 소자를 제조하기 위한 방법의 일 예를 도시하며, 터널 유전체로서 SOI 구조물의 BOX층의 일부를 포함하는 플로팅-게이트 FET가 형성된다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자를 제조하는 일 실시예의 단계들을 도시한다. 다결정 실리콘 기판(1), 예컨대 실리콘 이산화물로 형성된 산화막(2)(BOX층), 및 단결정 실리콘층(3)을 포함하는 SOI 구조가 제공된다. 도 1b에 도시된 바와 같이 하드 마스크층(4)이 실리콘층(3)의 상부에 성장되거나 증착된다. 도시된 예에서 상기 하드 마스크층은 얇은 산화막(5) 및 실리콘 질화막(6)을 포함한다. 포토레지스트가 하드 마스크층(4) 상에 증착되고 쉘로우 트랜치 분리물(STI)들(7)의 형성을 위해 패터닝된다. 이러한 목적을 위해, 하드 마스크층(4), 실리콘층(3) 및 BOX층(2)이 식각되고 최종적인 트랜치는 기판(1) 내로 일부분 연장된다. 다음으로, 상기 트랜치는 하나 이상의 유전 물질들 예컨대, 실리콘 이산화물에 의해 매립되고, 여분의 유전체는 마스크층(5)의 표면으로부터 화학적-기계적 평탄화에 의해 제거된다.
도 1c에 도시된 바와 같이, 하드 마스크층(4)은 A 및 C 영역들에서 단결정 실리콘층(1)이 노출되도록 A 및 C 영역들로부터 제거된다. 다음으로, 고(high-k)유전체층(8)(예를 들어, 유전 상수 k가 3.9 이상)이 쉘로우 트랜치 분리물들(7)의 상부뿐 아니라 단결정 실리콘층(3) 및 B 영역의 실리콘 질화막(6)의 노출된 표면들 상에 형성되고, 뒤이어 금속층(9)이 고유전체층(8)의 상부에 형성된다(도 1d 참조). 고유전체층(8)은 실리콘 질화물 또는 복합물(SiON, Al2O3, HfO2 등)로 형성될 수 있고, 금속층(9)은 예컨대, TiN, W, TaN, 및 3성분계들(Ti-Ta-N) 등으로 형성될 수 있다.
도 1e에 도시된 단계에서, 층들(8, 9)은 쉘로우 트랜치 분리물들(7) 사이의 B 영역 및 쉘로우 트랜치 분리물들(7)로부터 제거되고, 잔류하는 마스크층(4)은 쉘로우 트랜치 분리물들(7) 사이의 B 영역으로부터 제거된다. 다음으로, 도 1f에 도시된 것과 같이 다결정 실리콘층(10)이 증착된다. 포토레지스트(미도시)가 결과적인 구조물 상에 형성되고 A, B 및 C 영역들에서 게이트 전극들을 형성하기 위한 식각을 위해 패터닝된다(도 1g 참조). 상기 예에서, 도 1g에 도시된 세 개의 FET들이 형성된다. A 및 C 영역들에 통상적인 MOSFET들(20)이 SOI 상에 형성된다. 통상적인 MOSFET들(20)의 채널 영역들은 게이트 유전체들(8) 아래의 실리콘층(3)에 위치한다. 상기 채널 영역들에 인접하여 소스 및 드레인 영역들이 기술 분야에 알려진 바와 같이 N 또는 P 타입 도펀트들에 의해 형성된다. MOSFET들(20)의 게이트 전극들은 금속층(9)으로부터 형성되며, 식각된 다결정 실리콘 물질(10'')도 포함한다.
본 발명의 FET(30)는 통상적인 MOSFET들(20)로부터 트랜치 분리물들(7)에 의해 분리되어 형성된다. 본 발명의 FET(30)는 도 1a에 도시된 SOI 구조물에 제공된 원래의 BOX층(2)으로부터 형성된 게이트 유전체, 및 도 1a에 도시된 SOI 구조물에 제공된 원래의 단결정 실리콘층(3)으로부터 형성된 단결정 실리콘(3')을 포함하는 게이트 전극에 의해 특징지어진다. 다결정 실리콘층(10')은 상기 게이트 전극의 일부로서 형성될 수도 있다. 기판(1) 내에 제공된 상기 채널 영역에 인접하여, 상기 게이트 유전체의 아래에 제공된 N 또는 P 도펀트들은, 소스 및 드레인 영역들을 제공한다. 도 1g의 MOSFET들(20) 및 기술과 비교하면, 본 발명의 FET에서 SOI 구조물의 상기 BOX층은 게이트 유전체로서 이용되고 SOI 구조물의 상기 단결정 실리콘은 게이트 전극의 일부로서 이용된다. 이에 의해, 기술에 비하여 상기 게이트 유전체(실리콘 이산화물)와 상기 게이트 전극(단결정 실리콘) 사이의 향상된 계면이 얻어진다. 따라서, 고-전압 고성능 트랜지스터들의 동작이 보다 신뢰성 있게 이루어질 수 있다. 상기 게이트 유전체의 요구되는 특성들에 따라 BOX층(2)이 A 및 C 영역들에서보다 B 영역에서 더 얇은 두께로 제공될 수 있다는 점에 유의한다.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자를 제조하기 위한 다른 예를 도시한다. 본 예에 따르면, 터널 유전체로서 SOI 구조물의 BOX층의 일부 및 플로팅 게이트로서 SOI 구조물의 단결정 실리콘층의 일부를 포함하는 플로팅-게이트 FET가 형성된다. 이는 도 1e에 도시된 형태로부터 시작될 수 있다. 단결정 실리콘층(3)의 노출된 표면은 산화물 유전층(11)을 성장시키기 위하여, 예를 들어, 700 ℃에서 900 ℃의 범위에서 열적으로 산화된다(도 2a 참조). 선택적으로, 유전층(11) 예컨대, 실리콘 산화막은 단결정 실리콘층(3)의 노출된 표면 상에 성장되거나 증착될 수 있다. 다음으로, 다결정 실리콘층(10)이 A와 C 영역들의 금속층(9), 및 유전층(11) 상에 증착된다.
도 1g를 참조하여 상술한 바와 같이, 도 2a에 도시된 형태는 A 및 B 영역들에 두 개의 MOSFET들(20)을 형성하기 위해 식각된다. 또한 플로팅-게이트 FET(40)는 쉘로우 트랜치 분리물들(7)에 의하여 MOSFET들(20)로부터 분리되어 형성된다. 상술한 공정 단계들에 의하여, B 영역의 플로팅-게이트 FET(40)는 터널 유전체(2') 아래의 기판(1) 내에 채널 영역을 포함한다. 상기 채널 영역의 양 측면들에서 소스 및 드레인 영역들이 기판(1)의 적절한 도핑에 의해 제공된다. 또한, 플로팅-게이트 FET(40)는 터널 유전체(2') 상에 플로팅 게이트(3')를 포함한다. 플로팅 게이트(3')는 게이트 유전체(11')에 의해서 게이트 전극(10')으로부터 분리된다. 통상적인 플로팅-게이트 FET들에 비교할 때, 향상된 단결정 실리콘 산화물(플로팅 게이트 터널 유전체) 계면은 플로팅-게이트 FET가 메모리 소자로 이용되는 경우 개선된 데이터 리텐션을 가능하게 한다. 따라서 신뢰성있는 고-전압 플래시 소자가 제공될 수 있다. 상기 터널 유전체의 요구되는 특성들에 따라, 출발 SOI 구조물에서의 상기 BOX층은 A 및 C 영역들에서보다 B 영역에서 더 얇은 두께로 제공될 수 있다.
본 발명에 따른 반도체 소자의 제조를 위한 선택적인 예가 도 2c 내지 도 2g에 도시된다. 본 공정 흐름은 도 1c에 도시된 구조물로부터 출발한다. 고유전체층(8)이 A 및 C 영역들 내의 단결정 실리콘층(3) 상에 성장되거나 증착된다. 금속층(9)이 고유전체층(8)의 상부에 형성된다(도 2c 참조). 다음으로, 얇은 다결정 실리콘층(13)이 A 및 C 영역들의 금속 게이트층(9) 상에 형성된다. A 및 C 영역들에 대한 층들(8, 9, 13)의 형성은, A, B 및 C 영역들에 대한 상기 층들의 연속적인 형성 단계, 및 A와 C 영역들을 각각 덮도록 패턴된 포토레지스트 마스크(미도시)를 사용하여 B 영역(그리고 절연 영역(7))으로부터 상기 층들을 제거하기 위한 리소그래피 단계를 포함한다. 상기 포토레지스트 마스크에 의해 노출된 영역들을 식각한 후, 도 2c에 도시된 형태가 만들어진다.
다음으로, 도 2d에 도시된 바와 같이, 하드 마스크(5, 6)가 B 영역에서 제거된다. 결과적으로 노출된 결정 실리콘층(3)은, 도 2e에 도시된 것과 같은 산화막(11)을 얻기 위해 B 영역에서 산화된다. 선택적으로, 유전층(11)이 노출된 결정 실리콘층(3) 상에 형성된다. 다음으로, 게이트 전극을 형성하기 위한 다결정 실리콘층(10)이 도 2f에 도시된 것과 같이 증착된다. 이에 의해, 도 2a에 도시된 것과 유사하지만 얇은 폴리 실리콘층(13)을 포함하는 형태가 얻어진다.
도 2b에 도시된 예와 유사하게 적절하게 패터닝된 포토레지스트 마스크를 이용하여 도 2f에 도시된 구조물을 식각하는 단계가 수행된다. 상기 구조물은 A, B 및 C 영역들에 회로들을 위한 게이트 구조물들을 포함한다. 특히, 상기 게이트 구조물들은 A 및 C 영역들에서 게이트 유전체(8), 게이트 금속층(9) 및 식각된 다결정 실리콘 게이트 물질(10'')과 식각된 얇은 다결정 실리콘층(13)을 포함한다.
도 1a 내지 도 1g 및 도 2a 내지 도 2g를 참조하여 설명한 것과 같이, 본 발명의 트랜지스터 소자들은 통상적인 SOI계 트랜지스터들과 공동-집적되어 제조될 수 있다. 그러나, 반도체 소자의 제조를 위한 상술한 예시적인 예들은 통상적인 MOSFET들(20)의 형성을 포함하지 않는 방식으로 수정될 수 있음은 물론이다.
본 발명의 소자들은 통상적인 SOI 상의 벌크 트랜지스터들과 같이 공동-집적되는 것이 가능할 뿐 아니라 서로 다른 트랜지스터들의 새로운 밀도 높게 패킹된 조합도 가능하다. 도 3에 도시된 바와 같이 본 발명의 다른 예에 따라, 통상적인 SOI MOSFET과 본 발명의 FET를 특별한 방식으로 포함하는 형태가 제공된다. 도시된 예에 따르면, 게이트 전극(100) 및 소스와 드레인 영역들의 형성을 위해 사용되는 측벽 스페이서들(110)을 포함하는 통상적인 MOSFET가 SOI 기술에 따라 형성된다. 본 MOSFET의 소스 및 드레인 영역들은 "상부 소스"(120) 및 "상부 드레인"(130)으로 각각 지시된다. 상부 소스(120) 및 상부 드레인(130) 영역들은 SOI 구조물의 단결정 실리콘층(230) 내에 형성된다. 절연 영역들(140)이 상기 소스/드레인 영역들에 인접하여 제공된다. 게이트 전극(100)은 상부 소스(120)와 상부 드레인 영역(130)의 사이에 위치하는 채널 영역(150)으로부터 게이트 유전체(160)에 의해 분리된다. 도시된 예에서, 콘택들(170)은 상기 MOSFET들을 덮는 다른 유전 물질(180) 내에 형성된다. 콘택들(170)은 예컨대 금속화(metallization)층의 금속 배선들로 연결된다. 상기 MOSFET은 타원형의 긴 점선에 의해 표시된다.
단결정 실리콘층(230)이 BOX층(190)의 상부에 위치한다. BOX층(190)은 기판(200), 예컨대 실리콘 기판(200)의 상부에 위치한다. 그러나, 도시된 예에 따르면, 타원형의 긴 점선에 의해 표시된 상기 MOSFET의 드레인(130)은 상기 MOSFET의 아래에 부분적으로 위치하는 FET의 "하부 게이트"로 지시된 게이트 전극으로도 기능한다. 타원형의 짧은 점선에 의해 표시된 상기 FET는 상기 MOSFET의 드레인(130)으로 기능하는 단결정 실리콘층(230)의 일부, 게이트 유전체로 기능하는 BOX층(190)의 일부, 및 상기 SOI 구조물의 기판(200) 내에 적절한 도펀트들에 의해 제공되는 드레인(210)과 소스(220) 영역을 포함한다. 상기 두 개의 트랜지스터들의 모든 소스 및 드레인 영역들(그리고 아래에 위치한 FET의 하부 게이트)은 콘택들(170)에 연결된다. 결과적으로, SOI 상의 MOSFET, 및 BOX층 유전체와 단결정 실리콘 게이트 전극을 포함하는 FET를 포함하는 매우 압축된 반도체 소자가 얻어질 수 있다.
도 4a 내지 도 4c는 본 발명에 따른 반도체 소자를 제조하기 위한 방법의 일 예를 도시하며, SOI 구조물의 BOX층의 일부를 터널 유전체로 포함하는 플로팅-게이트 FET 및 SOI 트랜지스터들이 형성된다.
예시적인 본 발명의 방법을 위한 출발점은 도 1a에 도시된 적층물이다. 유전층(11)이 결정 실리콘층(3) 상에 성장되거나 증착되고, 다결정 실리콘층(12)이 유전층(11) 상에 형성된다(도 4a 참조). 얇은 다결정 실리콘층(12)은 이후의 공정 동안 유전층(11)을 위한 보호층으로 제공된다. 다음으로, 유전층(5)이 다결정 실리콘층(12) 상에 형성되고, 질화물층(6)이 유전층(5) 상에 증착된다. 쉘로우 트랜치 분리 영역들이 리소그래피에 의해 정의되고, 트랜치들이 층들(2, 3, 11, 12, 5, 6)에 대하여 식각되고 다결정 실리콘 기판(1)으로 연장되며 쉘로우 트랜치 분리물들(7)을 얻기 위해 얼마간의 유전 물질로 매립된다. 층들(5, 6)은 상기 트랜치들의 식각 공정 중에 하드 마스크로서 기능한다. 상기 트랜치들 내로 매립되는 상기 유전 물질은 질화물층(6)과 함께 평탄화된다. 결과적인 구조물이 도 4b에 도시된다.
도 1c 내지 도 1g를 참조하여 상술한 것과 유사한 추가의 공정에 의해 도 4c에 도시된 구조물이 형성된다. 쉘로우 트랜치 분리물들(7)에 의해 중앙 영역으로부터 분리된 MOSFET들(20)이 도 4c의 좌측 및 우측 영역들에 형성된다. 그러나, 상기 중앙 영역에는 터널 유전체(2) 상부의 플로팅 게이트(3')를 포함하는 플로팅-게이트 FET(40)가 형성되고, 플로팅 게이트(3')는 게이트 전극(10')으로부터 게이트 유전체(11') 및 얇은 다결정 실리콘층(12')에 의해 분리된다.
도면들의 설명에서 SOI 구조물의 공정이 일반 반도체-온-절연체 구조로 설명되지만, 이는 상술한 본 발명의 방법들에 따라 제조될 수 있다. 예를 들어, 게르마늄, 실리콘-게르마늄, 스트레인된(strained) 실리콘, 스트레인된 실리콘-게르마늄 등이 반도체-온-절연체 구조물에서 통상의 실리콘대신 사용될 수 있다.
모든 상술한 실시예들은 한정을 위한 의도가 아니며 본 발명의 특징들 및 이점들을 설명하기 위한 예로서 제공된다. 상술한 특징들의 일부 또는 전부가 다른 방식들로 조합될 수도 있음이 이해될 것이다.

Claims (17)

  1. 기판, 상기 기판 상의 산화막 및 상기 산화막 상의 반도체층을 포함하는 반도체-온-절연체(semiconductor-on-insulator, SeOI) 구조물; 및
    제1 전계-효과 트랜지스터(field-effect transistor, FET); 및
    제2 FET를 포함하고,
    상기 제1 FET는,
    상기 기판 내의 채널 영역;
    상기 반도체-온-절연체 구조물의 상기 산화막의 적어도 일부인 유전체; 및
    적어도 부분적으로 상기 반도체-온-절연체 구조물의 상기 반도체층의 제1 부분인 게이트를 포함하고,
    상기 제2 FET는 상기 반도체-온-절연체 구조물의 상기 반도체층의 제2 부분으로 이루어진 채널 영역, 소스 영역 및 드레인 영역들을 포함하며,
    상기 반도체-온-절연체 구조물의 상기 반도체층의 상기 제1 부분 및 상기 반도체-온-절연체 구조물의 상기 반도체층의 상기 제2 부분 중 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나는 서로 오버랩되어, 상기 반도체-온-절연체 구조물의 상기 반도체층의 상기 제1 부분은 상기 소스 영역 및 상기 드레인 영역 중 하나로서 이용되는 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 유전체는 게이트 유전체이고, 상기 게이트는, 상기 반도체-온-절연체 구조물의 상기 반도체층의 상기 제1 부분 상의 다결정 실리콘층을 더 포함하는, 게이트 전극인 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 FET는 플로팅-게이트(floating-gate) FET이고, 상기 유전체는 터널 유전체이며, 상기 게이트는 플로팅-게이트인 것을 특징으로 하는 반도체 소자.
  4. 삭제
  5. 삭제
  6. 제1 항에 있어서,
    상기 반도체-온-절연체 구조물의 상기 반도체층의 상기 제1 부분은 상기 제2 FET의 소스 또는 드레인 영역의 적어도 일부를 형성하는 것을 특징으로 하는 반도체 소자.
  7. 제1 항 내지 제3항 및 제6 항 중 어느 한 항에 있어서,
    상기 반도체-온-절연체 구조물의 상기 반도체층의 제3 부분으로 이루어진 채널 영역 및 소스와 드레인 영역들을 포함하는 추가의 FET를 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 반도체-온-절연체 구조물의 상기 반도체층의 상기 제1 부분은 상기 반도체-온-절연체 구조물의 상기 반도체층의 상기 제3 부분과 다르고,
    상기 추가의 FET로부터, 상기 반도체-온-절연체 구조물의 상기 산화막의 일부로 이루어진 상기 유전체를 포함하는 상기 제1 FET를 분리하는 절연 영역인 쉘로우 트랜치 분리물(shallow trench isolation)을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 기판, 상기 기판 상의 산화막 및 상기 산화막 상의 반도체층을 포함하는 반도체-온-절연체(SeOI) 구조물을 제공하는 단계;
    상기 SeOI 구조물 상에 다결정 실리콘을 형성하기 위해 상기 반도체층 상에 다결정 실리콘층을 형성하는 단계;
    상기 기판 내의 채널 영역, 상기 SeOI 구조물의 상기 산화막의 일부로 형성된 게이트 유전체, 및 적어도 부분적으로, 상기 SeOI 구조물의 상기 반도체층의 제1 부분 및 상기 반도체층 상에 형성된 상기 다결정 실리콘층의 일부로 형성된 게이트 전극을 포함하는 FET를 형성하기 위해, 상기 SeOI 구조물 상의 상기 다결정 실리콘을 식각하는 단계; 및
    상기 SeOI 구조물 상에 MOSFET을 제조하는 단계를 포함하고,
    상기 SeOI 구조물 상에 MOSFET을 제조하는 단계는,
    상기 SeOI 구조물의 상기 반도체층 상에 게이트 유전체를 형성하는 단계;
    상기 게이트 유전체 상에 게이트 전극을 형성하는 단계; 및
    소스 및 드레인 영역들 중 하나는 적어도 부분적으로는 상기 SeOI 구조물의 상기 반도체층의 상기 제1 부분으로 적어도 부분적으로 형성된 상기 게이트 전극의 적어도 일부로 형성되도록 소스 및 드레인 영역들을 형성하는 단계를 포함하며,
    상기 SeOI 구조물의 상기 반도체층의 상기 제1 부분은 상기 소스 및 드레인 영역들 중 하나로서 이용되는 반도체 소자의 제조 방법.
  10. 기판, 상기 기판 상의 산화막 및 상기 산화막 상의 반도체층을 포함하는 반도체-온-절연체(SeOI) 구조물을 제공하는 단계;
    상기 반도체층 상에 유전층을 형성하는 단계;
    다층 구조물을 형성하기 위해 상기 유전층 상에 다결정 실리콘층을 형성하는 단계;
    상기 기판 내의 채널 영역, 상기 SeOI 구조물의 상기 산화막의 일부로부터 형성된 터널 유전체, 상기 SeOI 구조물의 상기 반도체층의 제1 부분으로 형성된 플로팅 게이트, 상기 반도체층 상에 형성된 상기 유전층의 일부로 형성된 게이트 유전체, 및 상기 유전층 상에 형성된 상기 다결정 실리콘층의 일부를 포함하는 게이트 전극을 포함하는 플로팅-게이트 FET를 형성하기 위해, 상기 다층 구조물을 식각하는 단계; 및
    상기 SeOI 구조물 상에 MOSFET을 제조하는 단계를 포함하고,
    상기 SeOI 구조물 상에 MOSFET을 제조하는 단계는,
    상기 SeOI 구조물의 상기 반도체층 상에 게이트 유전체를 형성하는 단계;
    상기 게이트 유전체 상에 게이트 전극을 형성하는 단계; 및
    소스 및 드레인 영역들 중 하나는 적어도 부분적으로는 상기 SeOI 구조물의 상기 반도체층의 상기 제1 부분으로 적어도 부분적으로 형성된 상기 게이트 전극의 적어도 일부로 형성되도록 소스 및 드레인 영역들을 형성하는 단계를 포함하며,
    상기 SeOI 구조물의 상기 반도체층의 상기 제1 부분은 상기 소스 및 드레인 영역들 중 하나로서 이용되는 반도체 소자의 제조 방법.
  11. 제9 항에 있어서,
    상기 SeOI 구조물 상에 마스크층을 형성하는 단계;
    상기 기판으로 연장되고 상기 SeOI 구조물의 제1 영역을 상기 SeOI 구조물의 제2 영역과 분리하는 쉘로우 트랜치 분리물을 상기 마스크층을 관통하여 형성하는 단계;
    상기 SeOI 구조물의 상기 제2 영역으로부터 상기 마스크층을 제거하는 단계;
    이어서 상기 SeOI 구조물의 상기 제2 영역 상에 유전층을 형성하는 단계;
    상기 유전층 상에 금속층을 형성하는 단계;
    상기 SeOI 구조물의 상기 제1 영역으로부터 상기 마스크층을 제거하는 단계; 및
    상기 SeOI 구조물의 상기 제2 영역에 추가적인 MOSFET을 형성하기 위해, 상기 제2 영역의 상기 금속층, 상기 유전층 및 상기 SeOI 구조물을 식각하는 단계를 더 포함하고,
    상기 SeOI 구조물 및 상기 금속층 상에 상기 다결정 실리콘을 형성하기 위해, 상기 다결정 실리콘층은 상기 SeOI 구조물의 상기 제1 영역 내의 상기 반도체층 상에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제10 항에 있어서,
    상기 SeOI 구조물 상에 마스크층을 형성하는 단계;
    상기 기판으로 연장되고 상기 SeOI 구조물의 제1 영역을 상기 SeOI 구조물의 제2 영역과 분리하는 쉘로우 트랜치 분리물을 상기 마스크층을 관통하여 형성하는 단계;
    상기 SeOI 구조물의 상기 제2 영역으로부터 상기 마스크층을 제거하는 단계;
    이어서 상기 SeOI 구조물의 상기 제2 영역 상에 다른 유전층을 형성하는 단계;
    상기 다른 유전층 상에 금속층을 형성하는 단계;
    상기 SeOI 구조물의 상기 제1 영역으로부터 상기 마스크층을 제거하는 단계; 및
    상기 SeOI 구조물의 상기 제2 영역에 추가적인 MOSFET을 형성하기 위해, 상기 제2 영역의 상기 금속층, 상기 다른 유전층 및 상기 SeOI 구조물을 식각하는 단계를 더 포함하고,
    상기 SeOI 구조물의 상기 제1 영역 내에 다층 구조물을 형성하기 위해, 상기 반도체층 상에 상기 유전층이 형성되고, 상기 유전층 상에 상기 다결정 실리콘층이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 삭제
  14. 삭제
  15. 제9 항 내지 제12 항 중 어느 한 항에 있어서,
    상기 SeOI 구조물을 제공하는 단계는,
    기판층, 상기 기판층 상의 제1 실리콘 (이)산화막, 및 상기 제1 실리콘 (이)산화막 상의 단결정 실리콘층을 포함하는 실리콘-온-절연체(SOI) 적층물을 제공하는 단계;
    상기 단결정 실리콘층 상에 제2 산화막을 형성하고, 상기 제2 산화막 상에 마스크층을 형성하는 단계;
    상기 단결정 실리콘층의 제1 부분을 노출시키도록 상기 제2 산화막 및 상기 마스크층을 패터닝하는 단계;
    박막화된 실리콘 (이)산화막을 얻기 위해, 상기 단결정 실리콘층의 상기 노출된 제1 부분 아래의 상기 제1 실리콘 (이)산화막의 파트가 부분적으로 용해되도록 상기 제2 산화막 및 상기 마스크층이 패터닝된 결과물에 어닐링 공정을 수행하는 단계; 및
    상기 제2 산화막 및 상기 마스크층을 제거하는 단계를 포함하고,
    상기 SOI 구조물의 상기 산화막의 상기 파트는 적어도 상기 박막화된 실리콘 (이)산화막의 일부인 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제9 항 내지 제12 항 중 어느 한 항에 있어서,
    상기 SeOI 구조물을 제공하는 단계는,
    기판층, 상기 기판층 상의 제1 산화막, 및 상기 제1 산화막 상의 단결정 실리콘층을 포함하는 실리콘-온-절연체(SOI) 적층물을 제공하는 단계;
    상기 단결정 실리콘층 상에 제2 산화막을 형성하고, 상기 제2 산화막 상에 마스크층을 형성하는 단계;
    상기 단결정 실리콘층의 제1 부분을 노출시키도록 상기 제2 산화막 및 상기 마스크층을 패터닝하는 단계;
    앞에서 노출된 상기 단결정 실리콘층 상의 실리콘 산화막, 및 제1 박막화된 단결정 실리콘층을 형성하기 위해, 상기 노출된 단결정 실리콘층을 열적으로 산화하는 단계; 및
    상기 제2 산화막, 상기 마스크층, 및 앞에서 노출된 상기 단결정 실리콘층 상에 형성된 상기 실리콘 산화막을 제거하는 단계를 포함하고,
    상기 SOI 구조물의 상기 실리콘층의 상기 제1 부분은 상기 제1 박막화된 단결정 실리콘층의 적어도 일부인 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제1항에 있어서,
    상기 반도체층은 단결정 실리콘층이고, 상기 반도체-온-절연체 구조물은 실리콘-온-절연체 구조물인 것을 특징으로 하는 반도체 소자.
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