FR2919112A1

FR2919112A1 - Circuit integre comprenant un transistor et un condensateur et procede de fabrication

Info

Publication number: FR2919112A1
Application number: FR0756524A
Authority: FR
Inventors: Christian Caillat; Richard Ferrant
Original assignee: STMicroelectronics Crolles 2 SAS
Current assignee: STMicroelectronics Crolles 2 SAS
Priority date: 2007-07-16
Filing date: 2007-07-16
Publication date: 2009-01-23
Also published as: US7994560B2; US20090121269A1

Abstract

Circuit intégré comprenant:un substrat (1),au moins une région active (9,10,11),au moins un transistor réalisé dans la région active (9,10,11) comprenant, hors du substrat (1), une première région (50) de source ou de drain et une deuxième région (51) respectivement de drain ou de source reliées par un canal et une structure jouant le rôle de grille (185) au dessus dudit canal capable de piloter ledit canal, ladite structure jouant le rôle de grille (185) présentant une forme convergente vers le substrat (1),au moins un condensateur, comprenant une première électrode (195), une deuxième électrode (52) et une couche diélectrique (53) entre les électrodes,au moins une ligne d'électrode (19) reliée à la première électrode (195) du condensateur,au moins une ligne de bit (BL) située sous la structure jouant le rôle de grille (185),la deuxième électrode (52) dudit condensateur appartenant au moins en partie à une couche commune avec au moins une partie de la deuxième région (51) de drain ou de source du transistor.

Description

DEMANDE DE BREVET B06-5236FR MSA 06-GR3-414

Société par Actions Simplifiée dite : STMicroelectronics (Crolles 2) s.a.s. Circuit intégré comprenant un transistor et un condensateur et procédé de fabrication. Invention de : Christian CAILLAT Richard FERRANT Circuit intégré comprenant un transistor et un condensateur et procédé de fabrication.

La présente invention concerne, de façon générale, les circuits intégrés, notamment les cellules mémoire. Plus particulièrement, la présente invention concerne des cellules mémoire du type dynamique à accès aléatoire (DRAM) et plus particulièrement les mémoires embarquées du même type (eDRAM, acronyme pour embedded dynamic random access memory) compatibles avec un procédé de fabrication d'un dispositif incorporant une telle mémoire et des composants CMOS. De façon classique, une mémoire DRAM se présente sous la forme d'une matrice de colonnes et de rangées aux intersections desquelles se trouvent des cellules mémoire constituées d'un élément mémoire, typiquement un condensateur, et d'un commutateur de commande de cet élément mémoire, en général un transistor MOS. Une cellule mémoire de type DRAM, est constituée d'un transistor MOS de contrôle et d'un condensateur de stockage connectés en série entre une masse électrique et une ligne de bits. La grille du transistor de contrôle est reliée à une ligne de mots. Le transistor contrôle le passage de charges électriques entre le condensateur et la ligne de bits. La charge électrique du condensateur détermine le niveau logique 1 ou 0 de la cellule mémoire. Pendant la lecture du point mémoire, on décharge le condensateur dans la ligne de bits. Un grand nombre de cellules DRAM ainsi constituées sont assemblées sous la forme d'une matrice de façon à générer un plan mémoire pouvant comporter des millions de cellules élémentaires. Le plan mémoire est, pour certaines applications, situé au sein d'un circuit intégré complexe. On parle alors de mémoire embarquée. Un besoin existe pour des circuits intégrés possédant une densité de cellules mémoire plus importante. I1 existe un besoin de réduction de taille des composants d'une mémoire de type DRAM.

I1 existe également un besoin d'atténuation des effets de la réduction de taille sur les performances d'une telle mémoire. Selon un aspect, il est proposé un circuit intégré comprenant : un substrat, au moins une région active, au moins un transistor réalisé dans la région active comprenant, hors du substrat, une première région de source ou de drain et une deuxième région respectivement de drain ou de source reliées par un canal et une structure jouant le rôle de grille au dessus dudit canal capable de piloter ledit canal, ladite structure jouant le rôle de grille présentant une forme convergente vers le substrat, au moins un condensateur, comprenant une première électrode, une deuxième électrode et une couche diélectrique entre les électrodes, au moins une ligne d'électrode reliée à la première électrode du condensateur, au moins une ligne de bit située sous la structure jouant le rôle de grille, la deuxième électrode dudit condensateur appartenant au moins en partie à une couche commune avec au moins une partie de la deuxième région de drain ou de source du transistor. Le substrat peut comprendre une couche à base de silicium sur un isolant. La région active peut comprendre une zone inférieure, une zone intermédiaire et une zone supérieure, le circuit intégré comprenant un via de connexion à une extrémité d'une ligne de bit permettant de polariser la zone intermédiaire. Les lignes de bit peuvent être enterrées. Le circuit intégré peut comprendre une structure isolante, dans lequel une zone intermédiaire comprise entre deux structures jouant le rôle de grille voisines est partiellement séparée en deux par une structure, la zone supérieure immédiatement en contact avec la surface supérieure de la zone intermédiaire étant totalement séparée en deux par ladite structure.

Le circuit intégré peut également comprendre un autre via de connexion à une autre extrémité d'une ligne de bit permettant de polariser la zone inférieure. Selon un autre aspect, on définit un procédé de fabrication d'un circuit intégré dans lequel, sur un substrat dans une région active comprenant une zone inférieure, une zone intermédiaire et une zone supérieure, on forme, hors du substrat, un transistor dans la région active en fabriquant une première région de source ou de drain dans la zone inférieure, une deuxième région de drain ou de source dans la zone supérieure, la première et la deuxième région de source ou de drain étant séparées par la zone intermédiaire, et en créant une structure jouant le rôle de grille, en remplissant de matériau conducteur un trou convergent vers le substrat gravé dans la région active et préalablement recouvert par une couche d'isolant, on forme un condensateur en fabriquant une première électrode, la deuxième électrode appartenant au moins en partie à une couche commune avec au moins une partie de la deuxième région de source ou de drain du transistor, la couche d'isolant située entre la première électrode et la deuxième électrode formant le diélectrique du condensateur, on forme une ligne d'électrode au dessus de la première électrode du condensateur, on utilise au moins une partie de la zone inférieure comme ligne de bit du circuit intégré. On peut graver les trous et tranchées de façon à ce que leurs parois latérales présentent un angle avec la normale au substrat. On peut ajuster la longueur de canal en modifiant l'angle au sommet de la structure conductrice correspondante et/ou l'épaisseur de la zone intermédiaire. On peut former de façon autoalignée au moins un transistor comprenant une première région de source ou de drain et une deuxième région respectivement de drain ou de source reliées par un canal et une structure jouant le rôle de grille, au moins un condensateur, comprenant une première électrode, une deuxième électrode et une couche diélectrique entre lesdites première et deuxième électrodes. D'autres caractéristiques de modes de réalisation d'un circuit intégré selon un aspect de l'invention apparaîtront à la lecture de la description suivante, donnée uniquement à titre d'exemple non limitatif et faite en référence aux dessins annexés sur lesquels : - les figures 1 à 12 sont des vues schématiques en coupe d'étapes du procédé de fabrication d'un circuit intégré ; -la figure 13 illustre une vue schématique du circuit intégré en coupe selon la ligne de bit dans une tranchée d'isolation latérale ; - la figure 14 illustre une vue en coupe selon le plan XIV-XIV de la figure 12 ; - la figure 15 illustre une vue en coupe selon le plan XV-XV de la figure 12 ; et - les figures 16 et 17 sont des vues en coupe selon le plan de coupe des figures 1 à 1l. - les figures 18 et 19 illustrent une matrice de circuits intégrés selon un aspect de l'invention.

Les circuits intégrés sont réalisés sur un substrat 1 ayant la forme d'une plaque. Les étapes du procédé de fabrication permettent de réaliser en parallèle un ou plusieurs circuits intégrés sur la surface de la plaque. Comme illustré sur la figure 1, un substrat 1 comprend une couche d'oxyde 2 comprise entre deux couches de silicium. Le substrat 1 peut être réalisé par oxydation d'un substrat de silicium suivie d'un dépôt d'une couche 3 à base de silicium ou en utilisant un substrat de type silicium sur isolant, SOI. Alternativement la couche d'oxyde 2 peut être remplacée par un caisson de silicium dopé P, à faible concentration en électrons. La couche supérieure 3 est mise en forme comme illustré sur la figure 2. Un masque de gravure 4 est déposé sur la face supérieure de la couche supérieure 3, couvrant toute la plaque. Le masque de gravure 4 est une couche résistante à la gravure de la couche supérieure 3 permettant d'empêcher la gravure de la partie de la couche supérieure 3 sur laquelle ladite couche résistante est déposée. Cela peut être notamment, une couche d'oxyde de silicium ou de nitrure de silicium. Pour pouvoir mettre en forme le masque de gravure 4 et renforcer la résistance à la gravure, une couche de résine photosensible 6 est déposée. La couche de résine photosensible 6 est mise en forme, par exemple par lithographie optique afin de créer des ouvertures 60. Le masque de gravure 4 est à son tour mis en forme par une attaque spécifique du masque de gravure 4, à travers les ouvertures 60 de la couche de résine photosensible 6. Des ouvertures 41 sont alors réalisées dans le masque de gravure 4. Les ouvertures 41 et 60 sont alignées verticalement et présentent des formes similaires de façon à correspondre l'une avec l'autre. A travers les ouvertures 60 et 41, on pratique une gravure de la couche supérieure 3. Cette gravure est arrêtée alors que le fond du trou de gravure est situé dans la couche supérieure 3, à une profondeur comprise entre 25% et 50% de l'épaisseur totale de la couche supérieure 3. Le résultat de cette gravure est une tranchée 31 convergente vers le substrat et dont les surfaces latérales présentent un angle a avec la normale à la surface du substrat. L'angle a est compris entre 0 et 30 . Une telle gravure peut être réalisée par exemple en utilisant une gravure anisotrope telle qu'une gravure ionique réactive. L'angle a est alors contrôlé par les différents paramètres de gravure, dont le taux de passivation des parois.

En parallèle, une réalisation différente, bien que proche, des extrémités de lignes est effectuée. Sur la figure 3, on peut voir que la couche de résine photosensible 6 a été retirée, et une nouvelle couche de résine 600 a été déposée. Cette nouvelle couche de résine 600 remplit la cavité 41 du masque de gravure et la cavité 31 dans la couche supérieure 3. Une ouverture 61 est pratiquée dans la couche de résine photosensible 600, par photolithographie, par exemple. Une ouverture 42 est réalisée dans le masque de gravure 4, par attaque acide, par exemple. Les ouvertures 42 et 61 sont alignées verticalement et présentent des formes similaires de façon à correspondre l'une avec l'autre. A travers ces deux ouvertures, on grave alors la couche supérieure 3 jusqu'à la couche d'oxyde 2. Le résultat de cette gravure, illustré sur la figure 4, est une tranchée 32 convergente vers le substrat et dont les surfaces latérales présentent un angle 6 avec la normale à la surface du substrat. L'angle 6 est compris entre 0 et 30 . Une telle gravure peut être réalisée par exemple en utilisant une gravure anisotrope telle qu'une gravure ionique réactive. L'angle 6 est alors contrôlé par les différents paramètres de gravure, dont le taux de passivation des parois. La figure 4 illustre la création d'une tranchée d'isolation profonde 32 en fin de ligne, isolant le contact de fin de ligne de l'environnement immédiat du dispositif.

La figure 5 illustre une extrémité de ligne telle qu'elle se présente après la gravure de la tranchée d'isolation partielle 31 décrite sur la figure 2 et après la gravure de la tranchée d'isolation profonde 32 décrite sur les figures 3 et 4. La couche de résine photosensible 600 a été retirée, et le masque de gravure 4 est toujours présent.

La figure 6 montre le résultat du remplissage des tranchées d'isolation partielle 31 et d'isolation profonde 32. Ce remplissage peut être réalisé, par exemple par dépôt par pulvérisation ou évaporation d'oxyde de silicium sur toute la plaque. Les deux tranchées sont ainsi remplies simultanément. Le masque de gravure 4 permet de limiter les surfaces sur lesquelles le dépôt est réalisé. Lors de son retrait, les surfaces de la couche supérieure 3 avec lesquelles il était en contact son vierge de tout dépôt. Après retrait du masque de gravure 4, un polissage mécanochimique, permet de terminer l'étape. Le fait que la tranchée d'isolation partielle 31 et la tranchée d'isolation profonde 32 puissent partager une réalisation au moins partiellement simultanée, permet d'intégrer aisément le procédé décrit dans un procédé classique de réalisation de CMOS. Un seul masque lithographique supplémentaire est nécessaire à la réalisation des tranchées d'isolation partielle 31. Le masque lithographique lié à la réalisation des ouvertures dans la couche de résine photosensible afin de graver les tranchées d'isolation profonde 32 peut être intégré au masque permettant la réalisation des tranchées d'isolation profonde d'un dispositif de type CMOS. L'utilisation du masque de gravure 4 déjà existant permet de réduire les coûts. De même, le remplissage simultané des tranchées d'isolation partielle 31 et profonde 32 permet de réduire d'avantage les coûts. La création de mémoires embarquées est ainsi simplifiée et leur coût réduit. La réalisation des dispositifs présents entre les extrémités de lignes se déroule en parallèle des étapes décrites ci-dessus. Une partie des étapes décrites ci-dessus est décrite à nouveau ici pour spécifier leur rôle et leur enchaînement. Les étapes portant le même nom sont communes. Le procédé se poursuit après le retrait de la couche de résine photosensible 600. Le dépôt d'isolant permet ici de réaliser la structure 8. Une couche d'isolant est également déposée sur le masque de gravure 4. Le masque de gravure 4 est ensuite retiré avec l'oxyde de silicium qui a été déposé hors de la structure 8. Sur la figure 7, on peut voir le résultat après le retrait du masque de gravure 4. La structure 8 peut être finalisée par un polissage mécanochimique ou une attaque anisotrope de l'isolant. L'étape suivante est l'implantation de différentes espèces permettant de créer la région active au sein de la couche supérieure 3. En modulant les paramètres d'implantation, deux zones sont formées. Une zone inférieure 9, de dopage N+ située au contact de la face supérieure de la couche d'oxyde 2, et dont l'épaisseur est comprise entre 40% et 60% de la distance entre la face inférieure de la structure 8 et la face supérieure de la couche d'oxyde 2. Une zone supérieure 11 de dopage N+ est également formée dans la couche supérieure 3. La surface supérieure de la zone supérieure 11 correspond à la surface supérieure de la couche supérieure de silicium 3. L'épaisseur de la zone supérieure 11 est comprise entre 40% et 60% de la hauteur de la structure 8. La face supérieure de la zone inférieure 9 et la face inférieure de la zone supérieure 11 délimitent une zone intermédiaire 10 présentant un dopage P. Le résultat de cette étape est illustré par la figure 8. L'étape suivante est la gravure de cavités 13 dans la couche supérieure 3. Une couche 12 de résine photosensible est déposée sur toute la plaque et des ouvertures 120 y sont pratiquées par photolithographie. Une structure 8 est située entre deux ouvertures 120. La couche 12 de résine photosensible sert de masque de gravure pour la gravure des cavités 13. Une cavité 13 est formée par la gravure des zones 10 et 11 en formant un trou 110 traversant la zone supérieure 11 et un trou 100 traversant la zone intermédiaire 10. La gravure est arrêtée lorsque toute la zone intermédiaire 10 est traversée. La cavité 13 comprend des surfaces latérales présentant un angle avec la normale à la surface du substrat. L'angle 13 peut être compris entre 0 et 30 . Le résultat de cette étape est illustré par la figure 9.

L'étape suivante du procédé est illustrée sur la figure 10. La couche de résine photosensible 12 est retirée et une couche de résine photosensible 14 est déposée sur la plaque afin de recouvrir tous les reliefs. Des ouvertures 140 alignées avec les structures 8 sont réalisées dans la couche de résine photosensible 14, par exemple par photolithographie. Les ouvertures 140 sont moins larges que la largeur de la face supérieure des structures 8. Une tranchée 15 est gravée dans la structure 8. Une tranchée 15 comprend des surfaces latérales convergentes vers le substrat en faisant un angle y avec la normale au substrat. L'angle y peut être compris entre 0 et 30 . Une tranchée 15 présente une profondeur comprise entre 40 et 60% de l'épaisseur de la structure 8. L'étape suivante est illustrée par la figure 11. La couche de résine photosensible 14 est retirée et une couche d'oxyde 17 est déposée de façon conforme sur la plaque afin de recouvrir et d'épouser tous les reliefs. L'épaisseur de cette couche d'oxyde 17 est de quelques nanomètres. I1 est à noter que l'on peut retirer l'oxyde présent en surface du silicium afin d'obtenir un oxyde de silicium de bonne qualité. Le retrait de l'oxyde peut être réalisé en utilisant, par exemple, une solution à base d'acide fluorhydrique. Une couche conductrice 18, par exemple en polysilicium, est déposée sur toute la plaque de façon à obtenir une surface finale plane quel que soit le relief présent sous la couche. Une telle couche présente une épaisseur des zones les moins épaisses comprise entre 20 et 40% de l'épaisseur de la couche supérieure 3. Lors du dépôt de la couche conductrice 18, les trous 13 et la tranchée 15 sont également remplis. La structure 185 est formée par le remplissage d'un trou 13 et la structure 195 par le remplissage d'une tranchée 15. Des pointillés séparent les structures 185 et 195 de la couche 18. Dans toutes les figures suivantes, les pointillés marquent une séparation fonctionnelle et non une séparation structurelle. Les pointillés ne sont présents que pour la clarté du dessin. Lors de l'étape décrite sur la figure 12, on grave la couche conductrice 18 de façon à réaliser un ensemble de lignes. La gravure est réalisée en utilisant un masque de résine photosensible, non représenté, dans lequel on réalise des ouvertures alignées verticalement avec les espaces 180, présentant des formes similaires. Les ouvertures sont positionnées de telle façon à ce que les espaces 180 gravés soient situés entre les structures 195 et 185. Les espaces 180 ont une largeur comprise entre 50 et 80% de la distance entre une extrémité de la face supérieure d'une structure 195 et l'extrémité la plus proche de la face supérieure de la structure 185 la plus proche. Les ouvertures 180 forment des lignes sur la plaque et délimitent des lignes conductrices 19 recouvrant des structures 195 et des lignes conductrices 20 recouvrant des structures 185. La ligne conductrice 19 est appelée ligne d'électrode et la ligne conductrice 20 est appelée ligne de mot. Lignes de mot et lignes d'électrode sont autoalignées par rapport aux grilles des transistors. I1 est à noter que les étapes de structuration décrites sur les figures 8 et 9 peuvent être réalisées en simultanément avec des étapes de structuration de la grille de transistors CMOS classiques. La figure 12 montre également les différents plans selon lesquels les vues en coupe du dispositif sont réalisées afin d'obtenir les figures 14 et 15. La figure 14 est une vue en coupe selon le plan XIV. Le plan XIV est vertical, perpendiculaire à la surface du substrat et passe par le milieu d'une ligne d'électrode 19 et par le milieu de la surface supérieure d'une structure 195. La figure 15 est une vue en coupe selon le plan XV. Le plan XV est parallèle au plan XIV, perpendiculaire à la surface supérieure du substrat, et passe par le milieu d'une ligne de mot 20 et de la structure 185 correspondante. La structure 8 comprend une structure 201 située entre la face inférieure de la structure 195 et la face inférieure de la structure 8. Des transistors sont formés par l'association des zones 9, 10 et 11, de l'isolant 17 et d'une structure 185. La structure 185 permet de piloter le canal entre la région 50 de source ou de drain et la région 51 respectivement de drain ou de source. Suivant la tension appliqué à la grille et donc à la ligne de mot 20 correspondante, le transistor va autoriser ou non, le transfert de charges entre les zones 9 et 11 en ouvrant ou en fermant le canal. La zone supérieure 11, la structure 195 et la couche isolante 53 forment un condensateur. La structure 195 est maintenue à un potentiel constant par l'intermédiaire de la ligne d'électrode 19. Suivant la polarisation de la ligne de mot 20 et de la ligne de bit BL, l'ensemble formé par le transistor et le condensateur pourra stocker une information, sous forme d'une charge présente ou absente dans la zone supérieure 11. La figure 13 montre une vue en coupe du dispositif selon un plan parallèle au plan de coupe de la figure 12, dans l'isolation entre deux lignes de bit BL. Sur le substrat de silicium 1 et la couche d'isolant 2 se trouve une couche d'isolant 200 dont l'épaisseur correspond à la somme des épaisseurs des couches 3 et 17 de la figure 12. Sur cette couche d'isolant 200, on peut voir une ligne d'électrode 19 et une ligne de mot 20, correspondant aux lignes d'électrode 19 et de mot 20 de la figure 12. Ces deux lignes sont positionnées à intervalle constant et sont isolées l'une de l'autre. Une coupe de la structure 195 est visible sous la ligne d'électrode 19. La structure 195 est continue entre les plans de coupe des figures 12 et 13, La figure 14 montre une vue en coupe du dispositif selon le plan XIV décrit sur la figure 12. On peut y voir le substrat de silicium 1 sur lequel se trouve une couche d'oxyde 2, une couche 202 dont l'épaisseur correspond à la distance entre la face inférieure de la structure 195 et la face supérieure de la couche d'oxyde 2. La couche 202 comprend une couche continue d'oxyde 201 en contact avec la face inférieure de la structure 195. La couche 202 comprend également, entre la face inférieure de la couche 201 et la face supérieure de la couche 2, une alternance de structures 22 d'isolant et de parties superposées verticalement de la zone inférieure 9 et de la zone intermédiaire 10 présentant la même épaisseur qu'une structure 22. La couche d'isolant 201 sépare la structure 195 des parties de la couche intermédiaire 10. La référence 21 désigne un contact de la ligne d'électrode 15.

On peut clairement voir sur cette figure que des lignes de bits parallèles, dénommées ici BL1 et BL2, sont isolées l'une de l'autre par la zone d'isolation 22. La figure 15 montre une vue en coupe du dispositif selon le plan XV. Sur un substrat de silicium 1 surmonté d'une couche d'oxyde 2, se situe une zone inférieure 9 dopée N+, une zone intermédiaire 10 dopée P et une zone supérieure 11 dopée N+. Ces trois zones sont séparées en parties par des couches d'isolant 200. Les couches d'isolant 200 correspondent aux couches de même référence de la figure 13. La zone supérieure 11 et la zone intermédiaire 10 sont à nouveau morcelées par les structures 185. Les structures 185 sont séparées des zones 9, 10 et 11 par une couche d'isolant 17 correspondant à la couche de même numérotation visible sur les figures précédentes. La référence 23 désigne un contact de la ligne de mot 20.

Sur cette figure, on peut voir au moins un transistor, comprenant des régions de source et/ou de drain 50 et 51 séparées de la structure 185 par un isolant 17. Un canal non représenté relie les régions de source et/ou de drain 50 et 51 au voisinage de la couche 17 dans la zone intermédiaire 10. Le canal est contrôlé électrostatiquement par la structure 185 jouant le rôle de grille du transistor. La structure 185 est polarisée en tension par la ligne de mot 20. Un transistor va ainsi contrôler le passage des charges de la zone supérieure 11 vers la zone inférieure 9 ou inversement. La zone inférieure 9 étant également une ligne de bit, le transistor ainsi défini contrôle la lecture ou l'écriture des données. On peut voir également sur cette figure que les lignes de bits parallèles, BL1 et BL2, sont isolées l'une de l'autre par la couche d'isolant 200. En d'autres termes, lorsque une tension est appliquée sur la ligne de mot 20, un effet de champ apparaît entre la structure 185 jouant un rôle de grille et le canal du transistor apparaissant dans la zone intermédiaire 10 entre les zones 9, et 11. Utilisée en combinaison avec l'une ou l'autre des lignes de bits BL1 et BL2 polarisées, la ligne de mot permet de mémoriser ou de lire une information contenue dans le condensateur relié au transistor commandé par la ligne de mot activée. L'angle (3 des surfaces latérales de la structure 185 avec la normale à la surface du substrat définit la longueur du canal entre les zones 9 et 11 du transistor conjointement avec l'épaisseur de la zone intermédiaire 10. Sur la figure 16, on peut voir une extrémité d'une ligne de bit visible sur la figure 12. Sur un substrat 1 surmonté d'une couche d'oxyde 2, on retrouve les zones 9, 10 et 11 précédemment décrites. On peut voir ici la dernière cellule mémoire selon la ligne de bit considérée. Les deux zones 9 et 11 sont stoppées au niveau de la fin de la dernière cellule. La dernière cellule se termine par un condensateur. La zone intermédiaire 10 est en contact avec une structure 24 qui occupe une épaisseur équivalente à l'épaisseur de la couche supérieure 3. Etant dopée P, comme la zone intermédiaire 10, la structure 24 comprend une couche 25 de dopage P+ permettant de réaliser l'interface avec un contact 26 en surface. La réalisation de la couche de dopage 25 requiert un masque spécifique. La structure 24 et la couche 25 partagent une surface supérieure commune. Ainsi une tension appliquée sur le contact 26 ne subit pas l'influence d'une grande résistance de contact à l'interface entre le métal et le silicium dopé P. Une tranchée d'isolation profonde 30lpermet d'isoler le système des interférences extérieures. La tranchée d'isolation profonde 301 est formée d'après les étapes décrites dans les figures 3 à 6, une partie de la couche 3 est également visible. Cette couche 3 peut être, par exemple, une partie inactive n'appartenant à aucun dispositif, reliquat des diverses étapes de fabrication, ou une partie active comprenant des couches inférieures 9, intermédiaires 10 et supérieures 11 (non représentées), et destinées à la fabrication d'autres dispositifs, mémoires ou CMOS par exemple. Sur la figure 17, on peut voir une autre extrémité d'une ligne de bit visible sur la figure 12. Sur un substrat 1 surmonté d'une couche d'oxyde 2, on retrouve les zones 9, 10 et 11 précédemment décrites et formant la dernière cellule de la ligne de bit. Les deux zones 10 et 11 sont stoppées au niveau de la structure 195 du condensateur de la dernière cellule. La zone inférieure 9 se prolonge au delà de la verticale passant par la structure 195. La partie de la zone inférieure 9 au delà de la verticale passant par la structure 195 est surmontée d'une structure 27. Ladite structure 27 occupe une épaisseur équivalente à l'épaisseur des zones 10 et 11. Etant dopé N+, comme la zone inférieure 9, cette structure 27 est directement reliée à un contact 28 en surface. La réalisation de la structure 27 nécessite un masque lithographique spécifique. Une couche 302 permet d'isoler le système des interférences extérieures. La tranchée d'isolation profonde 302 est également formée d'après les étapes décrites dans les figures 3 à 6, une partie de la couche 3 est également visible. Les commentaires s'appliquant à la figure 16 s'appliquent également ici. I1 est à noter que les structures 200, 301 et 302 sont au moins partiellement en contact les unes par rapport aux autres, la somme de ces structures formant une structure globale continue. La figure 18 montre une vue d'ensemble de plusieurs circuit intégrés disposés en matrice. Les éléments décrits précédemment sont repérés par les mêmes références. Une telle matrice permet d'activer un circuit intégré spécifique en utilisant les lignes de contact convergeant vers ledit circuit intégré. La figure 19 montre une vue rapprochée de la figure 18 centrée sur une des structures jouant le rôlede grille 185. La surface couverte par les différents éléments représentés définit un circuit intégré, soit la plus petite surface permettant par répétition bord à bord de définir une matrice de circuits intégrés. Par ailleurs, la figure 19 comprend des échelles de taille des distances et dimensions entre les éléments d'un circuit intégré. L'unité de taille arbitraire est définie comme égale au coté d'une structure jouant le rôle de grille 185. La distance entre une ligne d'électrode 19 et une ligne de mot 20 est égale à une unité arbitraire. De même, la distance entre deux lignes de bit est égale à une unité arbitraire. La largeur d'une structure isolante 201 est égale à une unité arbitraire. La largeur d'une ligne d'électrode 19 est égale à une unité arbitraire et demie. La largeur d'une ligne de mot 20 est égale à une unité arbitraire et demie. Grâce à ces différentes dimensions, l'encombrement d'une zone élémentaire est estimé à deux unités arbitraires et demie de large par cinq unités arbitraires de long. Dans l'état actuel des techniques, et à titre d'exemple uniquement, l'unité arbitraire peut être estimée égale à la demi longueur de répétition du premier niveau de métallisation. Par longueur de répétition, on entend la somme de la distance minimale entre deux motifs et la largeur minimale d'un motif. I1 apparaît ainsi la grande densité d'intégration obtenue en utilisant le procédé de fabrication.

Le circuit intégré permet de minimiser la surface occupée par une mémoire de type DRAM. Le circuit intégré comprend un transistor hors du substrat 1, dont une région de source ou de drain est commune avec une électrode du condensateur associé. On réduit les dimensions d'un tel circuit intégré en combinant une région de source et de drain du transistor avec une électrode du condensateur. D'autre part, en combinant une région de source et de drain du transistor avec la ligne de bit, on limite les besoins d'interconnexion ce qui permet de réduire encore les dimensions d'un circuit intégré. Enfin, la longueur de grille du transistor est modifiable en jouant sur l'épaisseur de la zone intermédiaire 10 et/ou l'angle de gravure d'une structure 185, tout en limitant l'impact qu'une telle modification aurait sur la surface occupée par le circuit intégré. Enfin, les lignes de bit sont enterrées afin de les protéger de la siliciuration.

Claims

REVENDICATIONS

1. Circuit intégré caractérisé par le fait qu'il comprend : un substrat (1), au moins une région active (9,10,11), au moins un transistor réalisé dans la région active (9,10,11) comprenant, hors du substrat (1), une première région (50) de source ou de drain et une deuxième région (51) respectivement de drain ou de source reliées par un canal et une structure jouant le rôle de grille (185) au dessus dudit canal capable de piloter ledit canal, ladite structure jouant le rôle de grille (185) présentant une forme convergente vers le substrat (1), au moins un condensateur, comprenant une première électrode (195), une deuxième électrode (52) et une couche diélectrique (53) entre les électrodes, au moins une ligne d'électrode (19) reliée à la première électrode (195) du condensateur, au moins une ligne de bit (BL) située sous la structure jouant le rôle de grille (185), la deuxième électrode (52) dudit condensateur appartenant au moins en partie à une couche commune avec au moins une partie de la deuxième région (51) de drain ou de source du transistor.

2. Circuit intégré selon la revendication principale, dans lequel le substrat (1) comprend une couche à base de silicium sur un isolant (2).

3. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel la région active comprend une zone inférieure (9), une zone intermédiaire (10) et une zone supérieure (11), le circuit intégré comprenant un via de connexion à une extrémité d'une ligne de bit permettant de polariser la zone intermédiaire (10).

4. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel les lignes de bit (BL) sont enterrées.

5. Circuit intégré selon l'une quelconque des revendications 3 ou 4, comprenant une structure (201) isolante, dans lequel une zone intermédiaire (10) comprise entre deux structures jouant le rôle de grille (185) voisines est partiellement séparée en deux par une structure (201), la zone supérieure (11) immédiatement en contact avec la surface supérieure de la zone intermédiaire (10) étant totalement séparée en deux par ladite structure (201).

6. Circuit intégré selon la revendication 5, comprenant un autre via de connexion à une autre extrémité d'une ligne de bit permettant de polariser la zone inférieure (9).

7. Procédé de fabrication d'un circuit intégré dans lequel, sur un substrat (1) dans une région active (9,10,11) comprenant une zone inférieure (9), une zone intermédiaire (10) et une zone supérieure (11), on forme, hors du substrat, un transistor dans la région active (9,10,11) en fabriquant une première région de source ou de drain (50) dans la zone inférieure (9), une deuxième région de drain ou de source (51) dans une zone supérieure (11), la première et la deuxième région de source ou de drain étant séparées par la zone intermédiaire (10), et en créant une structure jouant le rôle de grille (185), en remplissant de matériau conducteur un trou (13) convergent vers le substrat (1) gravé dans la région active (9,10,11) et préalablement recouvert par une couche d'isolant (17), on forme un condensateur en fabriquant une première électrode (195), la deuxième électrode (52) appartenant au moins en partie à une couche commune avec au moins une partie de la deuxième région de source ou de drain (51) du transistor, la couche d'isolant (53) située entre la première électrode (195) et la deuxième électrode (51) formant le diélectrique du condensateur, on forme une ligne d'électrode (19) au dessus de la première électrode (195) du condensateur, on utilise au moins une partie de la zone inférieure (9) comme ligne de bit (BL) du circuit intégré.

8. Procédé de fabrication selon la revendication 7, dans lequel on grave les trous et tranchées de façon à ce que leurs parois latérales présentent un angle avec la normale au substrat.

9. Procédé de fabrication selon l'une des revendications 7 ou 8, dans lequel on ajuste la longueur de canal en modifiant l'angle au sommet de la structure jouant le rôle de grille (185) correspondante et/ou l'épaisseur de la zone intermédiaire (10).

10. Procédé de fabrication selon l'une des revendications 7 à 9, d'un circuit intégré comprenant une première région (50) de source ou de drain, dans lequel on forme de façon autoalignée au moins un transistor comprenant une première région (50) de source ou de drain et une deuxième région (51) respectivement de drain ou de source reliées par un canal et une structure jouant le rôle de grille (185), au moins un condensateur, comprenant une première électrode (195), une deuxième électrode (52) et une couche diélectrique (53) entre lesdites première et deuxième électrodes.