FR2778019A1 - Condensateur de cellule de memoire vive dynamique et son procede de fabrication - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 claims abstract description 25
- 125000006850 spacer group Chemical group 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000004020 conductor Substances 0.000 claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 80
- 238000003860 storage Methods 0.000 claims description 62
- 238000000034 method Methods 0.000 claims description 22
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- 238000005498 polishing Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims 2
- 238000000151 deposition Methods 0.000 claims 1
- 239000012212 insulator Substances 0.000 claims 1
- 230000001747 exhibiting effect Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000002210 silicon-based material Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
L'invention concerne un condensateur de cellule de mémoire vive dynamique, et son procédé de fabrication. Sur un substrat semi-conducteur (10) doté d'une électrode de grille (14) et de régions de source et de drain, on forme des plots (16) en contact avec lesdites régions de source et de drain, puis, sur une première couche isolante (20), on forme un motif conducteur (24a) dans la direction latérale et chevauchant le plot de contact (16), après quoi on soumet une deuxième couche isolante, une première couche de matière contenant ledit motif et présentant une sélectivité de gravure par rapport à la deuxième couche isolante, ainsi que ledit motif, à une première opération photolithographique afin de former une première ouverture allant jusqu'au plot de contact, puis, ayant formé dans la première ouverture des éléments d'écartement qui servent de masque, on grave la première couche isolante jusqu'au plot de contact pour former une deuxième ouverture. On dépose une matière conductrice dans les première et deuxième ouvertures pour former un premier pôle conducteur (38). On grave la deuxième couche isolante jusqu'à exposer la première couche isolante et ledit motif (24a) pour former une troisième ouverture séparée de la première. On remplit la troisième ouverture de la même matière que le premier pôle pour former un deuxième pôle conducteur (44), qui est relié au premier pôle par l'intermédiaire dudit motif (24a).
Description
l La présente invention concerne un dispositif à semi-conducteur et, plus
particulièrement, un condensateur de cellule de DRAM (mémoire vive dynamique) ayant des aires superficielles accrues, ainsi qu'un procédé permettant de le fabriquer. L'obtention d'une capacité suffisante de stockage de charge dans une petite aire est l'un des problèmes conceptuels les plus délicats actuellement posés
dans le domaine des mémoires vives dynamiques (DRAM) intégrées à échelle ultra-
grande (ULSI). Avec la tendance accrue à demander des DRAM à plus grande densité, on est conduit à devoir insérer le dispositif de stockage de charge de chaque mémoire dans une aire de plus en plus petite. La diminution de la capacité de la cellule que provoque la réduction de l'aire de la cellule de mémoire est un sérieux obstacle à l'augmentation de la densité d'intégration des DRAM. Il faut donc résoudre le problème que pose cette capacité réduite de la cellule pour obtenir des densités d'intégration plus élevées dans un dispositif de mémoire à
semi-conducteur.
Pour maintenir la capacité d'un tel condensateur à une valeur acceptable, on a suggéré d'employer des condensateurs empilés présentant une structure tridimensionnelle. Ces condensateurs empilés comportent par exemple des condensateurs à structure cylindrique et à structure de simple boîte. Puisqu'on peut utiliser aussi bien les surfaces externes que les surfaces internes comme aires effectives du condensateur, la structure cylindrique est favorablement appropriée au condensateur empilé tridimensionnel. Récemment, on a mis au point de nouvelles techniques pour augmenter l'aire superficielle effective en modifiant la morphologie même de la surface de l'électrode de stockage en silicium polycristallin par gravure en relief ou commande de la formation de germes cristallins et des conditions de croissance du silicium polycristallin. On peut faire déposer une couche de silicium polycristallin à grains hémisphériques (HSG) sur
une électrode de stockage afin d'augmenter l'aire superficielle et la capacité.
Toutefois, les limites du processus photolithographique rendent difficile l'opération consistant à effectuer un tracé de motif sur un tel condensateur cylindrique dans les applications aux circuits intégrés à échelle ultra-grande, et la formation du silicium HSG tend à créer des courts-circuits entre électrodes de stockage adjacentes et impose une certaine complexité au traitement. D'autre part, le condensateur à structure de simple boîte a pour inconvénients de ne pouvoir
fournir une capacité suffisante.
Par conséquent, il serait fortement nécessaire de produire un traitement qui puisse fournir un condensateur ayant une très grande aire superficielle et une électrode de stockage donnant une capacité élevée, tout en minimisant la
complexité du traitement.
La présente invention a été faite pour répondre au problème ci-dessus, et c'est donc un but de l'invention de produire un condensateur ayant des aires superficielles notablement augmentées, ainsi qu'un procédé permettant de le fabriquer de manière simple. Dans ce but, la présente invention propose un condensateur du type à double pôle, o un pôle conducteur de silicium polycristallin est électriquement connecté à l'autre pôle conducteur de silicium polycristallin par l'intermédiaire d'un motif de silicium polycristallin formant une couche conductrice (c'est-à-dire un pont de connexion). L'un des pôles conducteurs pénètre dans le motif de silicium polycristallin et les couches isolantes et atteint un plot de contact (ou une couche de diffusion) sous-jacent. On forme le pont de connexion après avoir formé celui des pôles conducteurs qui est en contact avec le plot de contact et avant de former l'autre pôle conducteur. On forme le pôle conducteur qui est en contact avec le plot de contact (ou la couche de diffusion) de manière auto-alignée en utilisant des éléments d'écartement, formant des parois latérales conductrices, en silicium polycristallin. En résumé, on forme une première ouverture dans une couche isolante, puis on y forme des éléments d'écartement constituant des parois latérales. Après cela, on forme, dans une autre couche isolante sous-jacente, une deuxième ouverture allant jusqu'au plot de contact en utilisant les éléments d'écartement comme masque. On peut déposer une couche conductrice pour électrode de stockage dans les première et deuxième ouvertures afin de former le premier pôle conducteur. Ainsi, il n'existe aucune possibilité de mauvais alignement entre la première ouverture et la deuxième ouverture, en correspondance avec le mauvais alignement entre le trou de contact de stockage et
l'électrode de stockage.
Pour réaliser ces avantages, ainsi que d'autres, et selon le but de la présente invention, le procédé de fabrication du condensateur du type à double pôle comporte une opération consistant à former une couche d'isolation de dispositifs sur un substrat semi-conducteur afin de définir des régions actives et inactives. On forme une électrode de grille et une région source/drain sur et dans le substrat semi- conducteur. On forme une première couche d'oxyde sur toute la surface du substrat semi-conducteur. On forme un plot de contact de stockage dans la couche d'oxyde, allant jusqu'à la région source/drain, par un procédé approprie. On forme une deuxième couche d'oxyde sur la première couche d'oxyde et sur le plot de contact. On forme une ligne de bit sur la deuxième couche d'oxyde. Consécutivement, on forme une troisième couche d'oxyde et une couche
de nitrure de silicium sur la deuxième couche d'oxyde et sur la ligne de bit.
On dépose une première couche de silicium polycristallin sur la couche de nitrure de silicium afin de l'utiliser au titre du pont de connexion entre les deux pôles conducteurs. On applique ensuite un tracé de motif à la première couche de silicium polycristallin afin de former un premier motif de silicium polycristallin, selon cette invention, qui chevauche un plot de contact et s'étend dans une direction latérale du plot de contact. On forme sur la couche de nitrure de silicium et sur le motif en silicium polycristallin une quatrième couche d'oxyde, appelée couche d'oxyde sacrificielle. Cette couche d'oxyde sacrificielle possède une épaisseur qui détermine la hauteur de l'électrode de stockage, et, par conséquent, son épaisseur varie en fonction de la capacité voulue. De préférence, cette épaisseur est d'environ 800 nm (8 000 A) à 1 100 nm (11 000 A). On dépose sur la quatrième couche d'oxyde une couche de matière ayant une certaine sélectivité de gravure par rapport à la quatrième couche d'oxyde, pour l'utiliser comme masque de gravure lors de la gravure ultérieure de la quatrième couche d'oxyde. On peut par exemple utiliser, pour cette couche de matière, une couche de silicium
polycristallin.
On dépose une première couche d'agent de réserve photosensible, ou photorésist, sur la couche de matière en silicium polycristallin et on lui applique un tracé de motif afin de former une partie ouverture alignée au-dessus d'une partie terminale du motif en silicium polycristallin. En utilisant cette première couche de photorésist présentant un certain motif, on grave la couche de matière, la quatrième couche d'oxyde, le motif en silicium polycristallin et la couche de nitrure de silicium afin de former une première ouverture ayant des parois latérales sensiblement verticales jusqu'à la troisième couche d'oxyde. Il faut noter qu'une partie du motif en silicium polycristallin est enterrée dans la quatrième couche d'oxyde et est alignée avec une paroi latérale de la première ouverture et au-dessus de la couche de nitrure de silicium. Après avoir enlevé la première couche de photorésist présentant le motif, on forme des éléments d'écartement qui constituent des parois latérales conductrices en silicium polycristallin dans la première ouverture jusqu'à une épaisseur d'environ 25 nm (250 A). En utilisant comme masque de gravure la couche de matière en silicium polycristallin et les éléments d'écartement constituant des parois latérales en silicium polycristallin, on grave la troisième et la deuxième couche d'oxyde jusqu'au plot de contact, si bien qu'on forme une deuxième ouverture. Du fait de ces éléments d'écartement constituant des parois latérales, la deuxième ouverture est auto-alignée avec la première ouverture. On fait déposer une matière pour électrode de stockage, c'est-à-dire une couche de silicium polycristallin, dans les première et deuxième ouvertures et sur la couche de matière en silicium polycristallin, puis on la planarise jusqu'à la quatrième couche d'oxyde, de sorte qu'on forme un premier pôle conducteur en
silicium polycristallin de l'électrode de stockage du type à double pôle.
On dépose une deuxième couche de photorésist sur la quatrième couche d'oxyde et on lui applique un tracé de motif afin de former une partie ouverture alignée au-dessus du motif en silicium polycristallin et d'une partie de la couche de nitrure de silicium. A l'aide de la deuxième couche de photorésist présentant un certain motif, on grave la quatrième couche d'oxyde jusqu'au motif en silicium polycristallin et à la couche de nitrure de silicium, si bien qu'on forme une troisième ouverture. Ici, une partie du motif en silicium polycristallin est enterrée dans la quatrième couche d'oxyde et est alignée avec la paroi latérale du premier pôle conducteur. La troisième ouverture est séparée du premier pôle conducteur d'environ 100 nm et est électriquement connectée au premier pôle conducteur par l'intermédiaire du reste du motif en silicium polycristallin enterré dans la quatrième couche d'oxyde. Ainsi, le reste du motif en silicium polycristallin fait saillie dans la troisième ouverture depuis une paroi latérale du premier pôle conducteur. Après avoir enlevé la deuxième couche de photorésist présentant un motif, on dépose dans la troisième ouverture une matière conductrice pour électrode de stockage, à savoir du silicium polycristallin, afin de former un
deuxième pôle conducteur de l'électrode de stockage du type à double pôle.
Comme on l'aura compris en lisant les explications ci-dessus données, le deuxième pôle conducteur est connecté au premier pôle conducteur par l'intermédiaire du reste du motif en silicium polycristallin se trouvant dans la partie du fond. Ainsi, le condensateur du type à double pôle est entièrement formé. On peut augmenter le nombre de deuxièmes pôles conducteurs de façon à augmenter encore les aires superficielles. Ensuite, on forme sur l'électrode de stockage une pellicule
diélectrique et une électrode supérieure, de manière à former le condensateur.
Ce condensateur a pour avantages d'avoir une aire superficielle accrue du fait de la formation d'une électrode de stockage supplémentaire (deuxième pôle conducteur) et de sa connexion à l'électrode de stockage principale via le pont de connexion (motif en silicium polycristallin). En outre, l'électrode de stockage principale (premier pôle conducteur) est formée de manière auto-alignée grâce à l'utilisation d'éléments d'écartement constituant des parois latérales en silicium polycristallin, et l'opération de traitement de l'électrode de stockage principale peut
être simplifiée.
La description suivante, conçue à titre d'illustration de l'invention, vise
à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: Les figures 1A à 1G montrent, à des stades sélectionnés de la fabrication, des vues en section droite prises suivant la direction de la ligne de bit d'un condensateur de cellule de DRAM, selon un mode de réalisation de l'invention; Les figures 2A à 2G montrent, à des stades sélectionnés de la fabrication, des vues en section droite prises suivant la direction de la ligne de mot d'un condensateur de cellule de DRAM selon le mode de réalisation de l'invention; La figure 3 est une vue en plan de dessus d'un condensateur de cellule de DRAM après formation d'un motif en silicium polycristallin selon le mode de réalisation de l'invention; La figure 4 est une vue en plan de dessus d'un condensateur de cellule de DRAM après formation d'une première ouverture, selon le mode de réalisation de l'invention; La figure 5 est une vue en plan de dessus d'un condensateur de cellule de DRAM après formation d'éléments d'écartement en silicium polycristallin, constituant des parois latérales, dans la première ouverture et formation d'une deuxième ouverture, selon le mode de réalisation de l'invention; La figure 6 est une vue en plan de dessus d'un condensateur de cellule de DRAM après formation d'un deuxième pôle conducteur, selon le mode de réalisation de l'invention; et La figure 7 montre de manière simplifiée des structures résultantes d'électrodes de stockage du type a double pôle, selon le mode de réalisation de
l'invention.
On va maintenant décrire le mode de réalisation préféré de l'invention en se reportant aux dessins annexés. L'invention concerne un condensateur de cellule de DRAM ainsi qu'un procédé permettant de le fabriquer. On ne décrira que brièvement, pour permettre une meilleure compréhension de l'invention, le processus de formation de la couche d'oxyde del champ et de la structure de transistor à effet de champ telles qu'elles sont actuellement mises en ceuvre pour la fabrication de cellules de DRAM. Les figures IA à 1G montrent, à des stades sélectionnés de la fabrication, des vues en section droite prises suivant la direction de la ligne de bit d'un condensateur de cellule de DRAM selon le mode de réalisation de l'invention, tandis que les figures 2A à 2G montrent, à des stades sélectionnés de la fabrication, des vues en section droite prises suivant la direction de la ligne de mot du condensateur de cellule de DRAM selon le mode de réalisation de l'invention. Sur les figures 2A à 2G, les parties identiques à des parties des figures 1A à 1G sont identifiées à l'aide des mêmes numéros de référence et, pour permettre une meilleure compréhension de l'invention, on va décrire le mode de réalisation préféré de l'invention en se reportant concurremment
aux figures 1 A à 1G et aux figures 2A à 2G.
On se reporte d'abord aux figures lA et 2A. Une couche 12 d'isolation de dispositif, c'est-à-dire une couche d'oxyde de champ, est formée en une région prédéterminée d'un substrat semi-conducteur 10 afin de définir une région active 11 et une région inactive sur celle-ci. On forme la couche d'isolation de dispositif 12 par des techniques classiques, par exemple par isolation à l'aide d'une tranchée peu profonde. On peut aussi bien utiliser une oxydation locale du silicium. Une pluralité d'électrodes de grille 14 dotées d'une couche d'isolation protectrice (c'est-à-dire un masque dur et des éléments d'écartement constituant des parois latérales) ont été
formées sur le substrat semi-conducteur 10 à l'aide d'opérations photolitho-
graphiques et de processus de gravures classiques. Une pluralité de régions de source/drain (non représentées) ont été formées dans le substrat semi-conducteur , qui sont alignées avec les bords latéraux des électrodes de grille 14, à l'aide d'un processus classique d'implantation d'ions. Une première couche d'oxyde 15 a été formée au- dessus du substrat semi-conducteur 10 dans son ensemble, y compris les électrodes de grille 14. Une pluralité de plots de contact de stockage 16 ont été formés dans la première couche d'oxyde 15 jusqu'aux régions de source/drain, par un procédé approprié. Une deuxième couche d'oxyde 18 a été formée sur la première couche d'oxyde 15 et sur les plots de contact 16. Une
pluralité de lignes de bit 19 ont été formées sur la deuxième couche d'oxyde 18.
Une troisième couche d'oxyde 20 a été formée sur la deuxième couche d'oxyde 18 et sur les lignes de bit 19. Une couche 22, qui présente une certaine sélectivité de gravure par rapport à la troisième couche d'oxyde 20, par exemple une couche 22 de nitrure de silicium, a été formée sur la troisième couche d'oxyde 20. Cette couche de nitrure de silicium 22 est utilisée comme couche d'arrêt de gravure lors de la gravure ultérieure d'une quatrieme couche d'oxyde, et elle peut ne pas être formée. L'opération suivante est cruciale pour l'invention. On dépose sur la couche de nitrure de silicium 22 une première couche de silicium polycristallin 24, destinée à être utilisée au titre du pont de connexion électrique 24a reliant les deux pôles conducteurs 38 et 44 de la figure 1G, qui constituent une électrode de stockage 46 avec le pont de connexion 24a. Cette première couche de silicium polycristallin 24 est formée à une épaisseur d'environ 55 nm (550 A) a 100 nm
(1 ooo000 A).
On se reporte aux figures lB et 2B. Une première couche de photorésist a été déposée sur la première couche de silicium polycristallin 24 et a subit un tracé de motif 26. En utilisant cette première couche de photorésist 26 présentant un certain motif, on a d'abord gravé la première couche de silicium polycristallin 24 jusqu'à atteindre la couche de nitrure de silicium 22 pour former une pluralité de motifs en silicium polycristallin (ponts de connexion) selon l'invention. Par exemple, il est formé un motif en silicium polycristallin 24a qui est en chevauchement sur le plot de contact 16 et s'étend suivant la direction latérale du plot de contact 16. On va donner des explications détaillées en liaison avec la figure 3, qui est une vue en plan de dessus d'un condensateur de cellule de DRAM après formation des motifs en silicium polycristallin 24a. Comme on peut le voir sur la figure 3, le motif en silicium polycristallin 24a est formé au-dessus de la couche de nitrure de silicium 22 suivant un motif prédéterminé. Le motif en silicium polycristallin 24a est formé de façon à chevaucher une partie de la région active 11, avec, plus spécialement, un alignement sur le plot de contact 16 de l'électrode de stockage et, en même temps, une disposition du plot de contact 16 au-dessous, au niveau d'une extrémité du motif en silicium polycristallin 24a. Le motif en silicium polycristallin 24a possède la forme d'une ellipse ou d'un rectangle, et le côté long ("a") du motif en silicium polycristallin 24a est d'environ 350 nm, tandis que son côté court ("c") est d'environ 150 nm. La distance entre motifs en silicium polycristallin adjacents alignés suivant la direction de la ligne de bit ("b") est d'environ 250 nm, tandis la distance entre motifs en silicium polycristallin
adjacents alignés suivant la direction de la ligne de mot ("d") est d'environ 150 nm.
On se reporte maintenant aux figures IC et 2C. Après avoir enlevé la première couche de photorésist 26 ayant reçu le tracé de motif, on forme sur la couche de nitrure de silicium 22 et sur le motif en silicium polycristallin 24a une quatrième couche d'oxyde 28, appelée couche d'oxyde sacrificielle. Cette couche d'oxyde sacrificielle 28 possède une épaisseur qui détermine la hauteur de l'électrode de stockage, de sorte que son épaisseur varie en fonction de la capacité voulue. Dans ce mode de réalisation, la couche d'oxyde sacrificielle 28 est formée de façcon à présenter une épaisseur d'environ 800 nm (8 000 A) à 1 100 nm (11 000 A). On dépose sur la quatrième couche d'oxyde 28 une couche de matière 30 qui présente une certaine sélectivité de gravure par rapport à la quatrième couche d'oxyde 28, afin de l'utiliser comme masque de gravure lors de la gravure ultérieure de la quatrième couche d'oxyde 28. Par exemple, on peut utiliser une couche de silicium polycristallin au titre de cette couche de matière, et celle-ci
possède une épaisseur d'environ 150 nm (1 500 A) à 200 nm (2 000 A).
On se reporte maintenant aux figures 1D et 2D. On dépose sur la couche de matière 30 une deuxième couche de photorésist et on lui applique un tracé de motif 31 afin de former des parties ouvertures alignées au- dessus d'une des extrémités du motif en silicium polycristallin 24a qui sont alignées au-dessus du plot de contact 16. En utilisant cette deuxième couche de photorésist 31 ayant subi un tracé de motif, on grave la couche de matière 30, la quatrième couche d'oxyde 28, les motifs en silicium polycristallin 24a et la couche de nitrure de silicium 22 afin de former une pluralité de premières ouvertures. Par exemple, on forme une première ouverture 32 qui possède des parois latérales sensiblement verticales descendant jusqu'à la troisième couche d'oxyde 20. Il faut noter qu'une partie du motif en silicium polycristallin 24a est enterrée dans la quatrième couche d'oxyde
28 et est alignée avec une des parois latérales de la première ouverture 32 et au-
dessus de la couche de nitrure de silicium 22. La première ouverture 32 est formée de manière à présenter une taille d'ouverture ("e") d'environ 150 nm. La figure 4 est une vue en plan de dessus d'un condensateur de cellule de DRAM après formation de la première ouverture 32. Comme on peut le voir sur la figure 4, la première ouverture 32 est alignée au niveau d'une extrémité du motif en silicium
polycristallin 24a au-dessus du plot de contact 16.
Après avoir enlevé la deuxième couche de photorésist ayant subi un tracé de motif 31, on forme des éléments d'écartement, constituant des parois latérales conductrices, 34 dans les premières ouvertures 32, au moyen de silicium polycristallin d'une épaisseur d'environ 25 nm (250 A), comme représenté sur les figures 1E et 2E. En utilisant la couche de matière 30 faite de silicium polycristallin et les éléments d'écartement constituant des parois latérales en silicium polycristallin 34 comme masque de gravure, on grave les troisième et deuxième couches d'oxyde 20 et 18 jusqu'aux plots de contact 16, si bien qu'on forme une pluralité de deuxièmes ouvertures. Par exemple, une deuxième ouverture 36 est formée de façon à présenter une taille d'ouverture ("f") d'environ 100 nm. Du fait de ces éléments d'écartement constituant des parois latérales 32, la deuxième ouverture 36 est auto-alignée avec la première ouverture 32. Ici, la deuxième ouverture 36 correspond au trou de contact pour électrode de stockage d'un condensateur du type simple boîte classique. Ainsi, on peut éviter le mauvais alignement entre trou de contact de stockage et électrode de stockage que l'on rencontre dans la technique antérieure. La figure 5 est une vue en plan de dessus d'un condensateur de cellule de DRAM après formation des éléments d'écartement en silicium polycristallin formant des parois latérales 34 dans la première ouverture 32 et formation de la deuxième ouverture 36. Comme on peut le voir, la deuxième ouverture 36 est plus petite que la première ouverture 32 d'une quantité correspondant à l'épaisseur des éléments d'écartement en silicium polycristallin
constituant des parois latérales 34.
On se reporte maintenant aux figures IF et 2F. On dépose dans les première et deuxième ouvertures 32 et 36 et sur la couche de matière 30 faite de silicium polycristallin une matière conductrice, par exemple du silicium polycristallin, destinée à constituer une électrode de stockage. On effectue une gravure de planarisation sur le silicium polycristallin et la couche de matière 30 formée de silicium polycristallin jusqu'à atteindre la quatrième couche d'oxyde 28 afin de former une pluralité de premiers pôles conducteurs pour les électrodes de stockage. Par exemple, on forme un premier pôle conducteur 38 allant jusqu'aux plots de contact 16. La gravure de planarisation peut être un polissage chimico-mécanique (CMP) ou une technique de contre-gravure (dite aussi "etchback"). Comme indiqué ci-dessus, le motif en silicium polycristallin 24a est électriquement connecté à un bord latéral du premier pôle conducteur 38 et
s'étend, vers l'extérieur, jusqu'à la couche de nitrure de silicium 22.
On expose maintenant la formation des deuxièmes pôles conducteurs.
Il est nécessaire que le deuxième pôle conducteur soit connecté au premier pôle conducteur 38 via le motif en silicium polycristallin 24a faisant saillie du bord latéral du premier pôle conducteur 38. Dans ce but, on dépose une troisième couche de photorésist sur la quatrième couche d'oxyde 28 et on lui applique un tracé de motif 40 afin de former des parties ouvertures alignées au-dessus de l'autre partie terminale du motif en silicium polycristallin 24a et de la couche de nitrure de silicium 22. En utilisant cette troisième couche de photorésist ayant subi un tracé de motif 40, on grave la quatrième couche d'oxyde 28 afin de former une pluralité de troisièmes ouvertures. Par exemple, on forme une troisième ouverture 42 allant jusqu'à l'autre partie terminale du motif en silicium polycristallin 24a et à la couche de nitrure de silicium 22. Ici, le motif en silicium polycristallin 24a et la couche de nitrure de silicium 22 font fonction de couches d'arrêt de gravure. Dans le cas o la couche de nitrure de silicium 22 n'est pas formée, la gravure de la quatrième couche d'oxyde 28 s'effectue par une gravure de durée mesurée. Dans ce mode de réalisation, la troisième ouverture 42 possède une taille d'ouverture ("'h") d'environ
nm et est écartée du premier pôle conducteur 32 d'environ 100 nm ("g").
Après avoir retiré la troisième couche de photorésist 40 ayant subi un tracé de motif, on dépose dans les troisièmes ouvertures et au-dessus de la quatrième couche d'oxyde 28 une matière conductrice pour électrode de stockage, à savoir du silicium polycristallin. On effectue une gravure de planarisation sur le silicium polycristallin, jusqu'à atteindre la quatrième couche d'oxyde 28, de sorte qu'on forme une pluralité de deuxiemes pôles conducteurs pour électrodes de stockage. Par exemple, on forme un deuxième pôle conducteur 44 de facçon qu'il soit électriquement connecté au premier pôle conducteur 38 par l'intermédiaire du motif en silicium polycristallin 24a. Après cela, on retire la quatrième couche d'oxyde 28 dans un agent de gravure liquide, de sorte qu'on forme une pluralité d'électrodes de stockage 46 du type à double pôle, qui sont chacune constituées par un premier pôle conducteur 38, un deuxième pôle conducteur 44, et le motif en silicium polycristallin 24a, comme représenté sur les figures 1G et 2G. Il est possible d'augmenter le nombre des deuxièmes pôles conducteurs 44 afin
d'accroître ainsi les aires superficielles.
La figure 6 est une vue en plan de dessus d'un condensateur de cellule de DRAM après formation du deuxième pôle conducteur 44. Comme on peut le voir sur la figure 6, l'électrode de stockage du type à double pôle comporte un premier pôle conducteur 38, qui est en contact avec un plot de contact de stockage (non représenté), un deuxième pôle conducteur 44, et un motif en silicium polycristallin 24a qui les relie. La distance ("i") entre électrodes de stockage adjacentes qui est mesurée suivant la direction de la ligne de bit est d'environ nm. La distance entre électrodes de stockage adjacentes, qui est mesurée
suivant la direction de la ligne de mot, est d'environ 150 nm.
Ensuite, on forme une pellicule diélectrique (non représentée) et une électrode supérieure (non représentée) sur l'électrode de stockage 46 de manière à former le condensateur du type à double pôle. Le condensateur ainsi formé a pour avantages qu'il présente une aire superficielle accrue du fait de la formation d'une Il électrode de stockage supplémentaire (deuxième pôle conducteur) et de sa connexion à l'électrode de stockageprincipale via le pont de connexion (motif en silicium polycristallin). En outre, l'électrode de stockage principale (premier pôle conducteur) est formée de manière auto-alignée grâce à l'utilisation d'éléments d'écartement constituant des parois latérales en silicium polycristallin, et l'opération
relative au traitement de l'électrode de stockage principale peut être simplifiée.
Selon l'invention, puisque les aires superficielles du condensateur ont été augmentées de facçon suffisante, on peut obtenir une valeur de capacité voulue en utilisant Ta2O5 au titre de la pellicule diélectrique, sans devoir utiliser une matière diélectrique ferroélectrique, comme le BST (titanate de baryum et de strontium), dont la formation nécessite des températures élevées et provoque des efforts non
souhaitables.
La figure 7 représente de manière simplifiée deux structures voisines d'électrodes de stockage du type à double pôle selon l'invention. La structure d'électrode de stockage du type à double pôle va être expliquée en liaison avec la figure 1G et la figure 7. L'électrode de stockage du type à double pôle 46 comporte le premier pôle conducteur 38, le deuxième pôle conducteur 44 et le motif en silicium polycristallin 24a. Les premier et deuxième pôles conducteurs 38 et 44 sont électriquement connectés ensemble par le motif en silicium polycristallin 24a. Le premier pôle conducteur 38 pénètre la première extrémité du motif en silicium polycristallin 24a et atteint le plot de contact de stockage 16 qui est en contact avec la région de source-drain. Le deuxième pôle conducteur 44 est en contact avec l'autre extrémité du motif en silicium polycristallin 24a. Le premier pôle conducteur situé au-dessous du motif en silicium polycristallin 24a possède une taille plus petite qu'au-dessus du motif en silicium polycristallin 24a. L'homme de l'art comprendra qu'il est possible d'augmenter le nombre des deuxièmes pôles conducteurs 44 en relation avec sa taille et la taille du motif en silicium polycristallin 24a. La taille de la partie supérieure du premier pôle conducteur 38 est d'environ 150 nm et la taille de sa partie inférieure est d'environ 100 nm. La taille du deuxième pôle conducteur 44 est d'environ 200 nm. La distance entre électrodes de stockage adjacentes est d'environ 150 nm, et la distance entre le
premier et le deuxième pôle conducteur est d'environ 100 nm.
Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir des
procédés et des condensateurs dont la description vient d'être donnée à titre
simplement illustratif et nullement limitatif diverses variantes et modifications ne
sortant pas du cadre de l'invention.
Claims (14)
1. Procédé de fabrication d'un condensateur de cellule de DRAM, caractérisé en ce qu'il comprend les opérations suivantes; produire un substrat semi-conducteur (10) possédant une électrode de grille (14) et une paire de régions de source et de drain alignées avec les bords latéraux de ladite électrode de grille; former une paire de plots de contact de stockage allant jusqu'auxdites régions de source et de drain; former une première couche isolante (20) sur ledit substrat semi-conducteur; former un motif (24a) de couche conductrice sur ladite première couche isolante (20), ledit motif (24a) de couche conductrice étant en chevauchement avec l'un desdits plots de contact de stockage et s'étendant suivant la direction latérale dudit plot (16) de contact de stockage, ledit motif conducteur ayant deux extrémités opposées; former séquentiellement une deuxième couche isolante (28) et une première couche de matière (30) sur ladite première couche isolante comportant ledit motif de couche conductrice, ladite première couche de matière (30) présentant une certaine sélectivité de gravure par rapport à la deuxième couche isolante (28); graver séquentiellement ladite première couche de matière, ladite deuxième couche isolante et ledit motif de couche conductrice au moyen d'une première opération photolithographique, et former une première ouverture (32) allant jusqu'à ladite première couche isolante (20) au-dessus dudit plot de contact de stockage (16), ladite première ouverture pénétrant dans une extrémité dudit motif conducteur (24a); former des éléments d'écartement, constituant des parois latérales conductrices, (34) dans ladite première ouverture (32); utiliser comme masque lesdits éléments d'écartement constituant des parois latérales et ladite première couche de matière et graver ladite première couche isolante jusqu'audit plot de contact de stockage (16), de façon à former une deuxième ouverture (36); déposer une matière conductrice dans lesdites première et deuxième ouvertures et au-dessus de ladite première couche de matière et effectuer une planarisation qui va jusqu'à ladite deuxième couche isolante afin de former un premier pôle conducteur (38); graver ladite deuxième couche isolante (28) jusqu'à ce que ladite première couche isolante (20) et l'autre extrémité dudit motif de couche conductrice(24a) soient exposées, au moyen d'une deuxième opération photolithographique, et former une troisième ouverture (42) séparée par rapport à ladite première ouverture; et remplir ladite troisième ouverture (42) au moyen de la même matière que ledit premier pôle conducteur afin de former un deuxième pôle conducteur (44), ledit deuxième pôle conducteur étant connecte audit premier pôle conducteur (38) par l'intermédiaire dudit motif (24a) de couche conductrice, o ledit premier pôle conducteur (38), ledit deuxième pôle conducteur (44) et ledit motif (24a) de couche conductrice constituent une
électrode de stockage (46) dudit condensateur de cellule de DRAM.
2. Procédé selon la revendication 1, caractérisé en ce que ledit motif (24a) de couche conductrice est fait de la même matière que ledit premier
pôle conducteur (38).
3. Procédé selon la revendication 1, caractérisé en ce que ladite deuxième couche isolante (28) possède au moins la même épaisseur que ladite
électrode de stockage (46).
4. Procédé selon la revendication 1, caractérisé en ce que ladite deuxième couche isolante (28) comprend une couche d'oxyde et ladite première
couche de matière comprend une couche de silicium polycristallin.
5. Procéde selon la revendication 1, caractérisé en ce que ledit motif (24a) de couche conductrice possède une épaisseur d'environ 55 nm (550 A) à 100 nm (1 000 A) et ladite deuxième couche isolante (28) possède une épaisseur d'environ 800 nm (8 000 A) à I 100 nm (11 000 A), tandis que ladite première couche de matière (30) possède une épaisseur d'environ 150 nm (1 500 A) à
nm (2 000 A).
6. Procédé selon la revendication 1, caractérisé en ce que lesdits éléments d'écartement constituant des parois latérales (34) sont faits de la même
matière que ledit premier pôle (38).
7. Procédé selon la revendication 1, caractérisé en ce que ladite
planarisation est effectuée par polissage chimico-mécanique ou contregravure.
8. Procédé selon la revendication 1, caractérisé en ce que ladite première ouverture (32) possède un diamètre d'environ 150 nm, ladite deuxième ouverture (36) possède un diamètre d'environ 100 nm, et ladite troisième
ouverture (42) possède un diamètre d'environ 200 nm.
9. Procédé selon la revendication 1, caractérisé en ce que ledit premier pôle conducteur (38) et ledit deuxième pôle conducteur (44) sont séparés l'un de l'autre d'environ 100 nm et ladite électrode de stockage (46) est séparée d'une
électrode de stockage adjacente d'environ 150 nm.
10. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre, avant ladite opération de formation dudit motif de couche conductrice (24a), la formation d'une deuxième couche de matière (22) audessus de ladite première couche isolante (20), ladite deuxième couche de matière ayant une certaine sélectivité de gravure par rapport à ladite deuxième couche isolante et faisant fonction de couche d'arrêt de gravure pendant ladite d'opération de
formation de la troisième ouverture (42).
11. Procédé selon la revendication 10, caractérisé en ce que ladite
deuxième couche de matière (22) est faite d'une couche de nitrure de silicium.
12. Condensateur de cellule de mémoire vive dynamique, ou DRAM, caractérisé en ce qu'il comprend: un plot de contact de stockage (16) formé sur un substrat semi-conducteur (10) et électriquement connecté à une région de source/drain dudit substrat semi-conducteur; une couche isolante (20) placée sur ledit substrat semi-conducteur comportant ledit plot de contact de stockage; et une électrode de stockage (46) dudit condensateur de cellule de DRAM possédant des premier et deuxième pôles conducteurs (38, 44), lesdits premier et deuxième pôles conducteurs étant séparés l'un de l'autre, mais étant électriquement connectés l'un à l'autre par l'intermédiaire d'un motif (24a) de couche conductrice formé sur ladite couche isolante (20), ledit premier pôle conducteur pénétrant au travers de ladite couche isolante (20) et étant
électriquement connecté audit plot de contact de stockage (16).
13. Condensateur de cellule de DRAM selon la revendication 12, caractérisé en ce que ledit premier pôle conducteur (38) possède un diamètre d'environ 150 nm à sa partie supérieure et un diamètre d'environ 100 nm à sa partie inférieure dans ladite couche isolante (20), et ledit deuxième pôle conducteur (44)
possède un diamètre d'environ 200 nm.
14. Condensateur de cellule de DRAM selon la revendication 12, caractérisé en ce que lesdits premier et deuxième pôles (38, 44) sont séparés l'un de l'autre d'environ 100 nm et ladite électrode de stockage (46) est séparée d'une
électrode de stockage adjacente d'environ 150 nm.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980014851A KR100270210B1 (ko) | 1998-04-25 | 1998-04-25 | 디램 셀 커패시터 및 그의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2778019A1 true FR2778019A1 (fr) | 1999-10-29 |
Family
ID=19536714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9904014A Withdrawn FR2778019A1 (fr) | 1998-04-25 | 1999-03-31 | Condensateur de cellule de memoire vive dynamique et son procede de fabrication |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JP2000022099A (fr) |
| KR (1) | KR100270210B1 (fr) |
| CN (1) | CN1236993A (fr) |
| DE (1) | DE19908446A1 (fr) |
| FR (1) | FR2778019A1 (fr) |
| GB (1) | GB2336716B (fr) |
| TW (1) | TW412828B (fr) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426249B1 (en) * | 2000-03-16 | 2002-07-30 | International Business Machines Corporation | Buried metal dual damascene plate capacitor |
| KR100502410B1 (ko) * | 2002-07-08 | 2005-07-19 | 삼성전자주식회사 | 디램 셀들 |
| KR100510527B1 (ko) | 2003-05-01 | 2005-08-26 | 삼성전자주식회사 | 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법 |
| KR100545865B1 (ko) * | 2003-06-25 | 2006-01-24 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| CN106206586B (zh) * | 2015-04-30 | 2021-12-03 | 联华电子股份有限公司 | 静态随机存取存储器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5438011A (en) * | 1995-03-03 | 1995-08-01 | Micron Technology, Inc. | Method of forming a capacitor using a photoresist contact sidewall having standing wave ripples |
| JP2776331B2 (ja) * | 1995-09-29 | 1998-07-16 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5643819A (en) * | 1995-10-30 | 1997-07-01 | Vanguard International Semiconductor Corporation | Method of fabricating fork-shaped stacked capacitors for DRAM cells |
| US5721154A (en) * | 1996-06-18 | 1998-02-24 | Vanguard International Semiconductor | Method for fabricating a four fin capacitor structure |
| US5744833A (en) * | 1996-08-16 | 1998-04-28 | United Microelectronics Corporation | Semiconductor memory device having tree-type capacitor |
| GB2322964B (en) * | 1997-03-07 | 2001-10-17 | United Microelectronics Corp | Polysilicon CMP process for high-density DRAM cell structures |
-
1998
- 1998-04-25 KR KR1019980014851A patent/KR100270210B1/ko not_active IP Right Cessation
-
1999
- 1999-01-27 TW TW088101191A patent/TW412828B/zh active
- 1999-02-26 DE DE19908446A patent/DE19908446A1/de not_active Withdrawn
- 1999-03-05 GB GB9905192A patent/GB2336716B/en not_active Expired - Fee Related
- 1999-03-31 FR FR9904014A patent/FR2778019A1/fr not_active Withdrawn
- 1999-04-23 JP JP11117080A patent/JP2000022099A/ja active Pending
- 1999-04-23 CN CN99105863A patent/CN1236993A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| GB2336716A (en) | 1999-10-27 |
| GB9905192D0 (en) | 1999-04-28 |
| JP2000022099A (ja) | 2000-01-21 |
| GB2336716B (en) | 2000-11-15 |
| CN1236993A (zh) | 1999-12-01 |
| DE19908446A1 (de) | 1999-11-04 |
| KR100270210B1 (ko) | 2000-10-16 |
| TW412828B (en) | 2000-11-21 |
| KR19990081113A (ko) | 1999-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |