FR2776835A1 - Procede de fabrication d'un condensateur de cellule de memoire vive dynamique - Google Patents
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Abstract
L'invention propose un procédé de fabrication d'une structure du type condensateur au-dessus de la ligne de bits pour une cellule de mémoire vive dynamique. On forme une première couche isolante (108) sur un substrat semiconducteur (100), on forme séquentiellement une première couche de matière, une deuxième couche isolante et une deuxième couche de matière, puis on grave séquentiellement ces trois couches en utilisant un motif de photorésist comme masque afin de former plusieurs premières ouvertures, puis ledit motif de photorésist retiré, on forme plusieurs éléments d'écartement (105) d'une première matière conductrice sur les bords latéraux des premières ouvertures, on grave la première couche isolante entre éléments d'écartement adjacents en tirant partie de leur sélectivité de gravure afin de former plusieurs deuxièmes ouvertures allant auxdits plots de contact, on remplit les premières et deuxièmes ouvertures d'une deuxième couche de matière conductrice, on planarise jusqu'à la deuxième couche isolante, et enfin on grave la deuxième couche isolante en utilisant la première couche de matière comme élément d'arrêt de gravure afin de former plusieurs noeuds de stockage (122) avec lesdits plots de contact.
Description
I
La présente invention concerne un procédé de fabrication d'un conden-
sateur de cellule de mémoire vive dynamique (DRAM) et, plus particulièrement, un procédé permettant de former un trou de contact de noeud de stockage autoaligné
sur le noeud de stockage.
Avec la récente augmentation de la densité d'intégration des mémoires vives dynamiques (DRAM), la taille de la cellule et l'aire destinée à être occupée
par un condensateur de la cellule de DRAM tendent à diminuer l'une et l'autre.
Pour maintenir la capacité d'un tel condensateur à une valeur acceptable, on a utilisé un condensateur empilé ou un condensateur empilé en tranchée, puisque celui-ci fournit une grande aire de condensateur et peut réduire les interférences entre les cellules de la DRAM, et diverses modifications ont été apportées à ce type de base de condensateur empilé afin d'augmenter l'aire superficielle. Un condensateur empilé d'un type largement répandu est fourni par exemple par le
type cylindrique et à ailettes.
De façon générale, on peut classer les condensateurs empilés en condensateurs à structure COB (condensateur au-dessus de la ligne de bit) et à structure CUB (condensateur au-dessous de la ligne de bit) du point de vue la séquence des opérations de fabrication. La différence importante qui existe entre ces structures concerne le moment de formation du condensateur, à savoir après la formation de la ligne de bit (structure COB) ou après la formation de la ligne de bit
(structure CUB).
En outre, le procédé classique de formation d'un condensateur de DRAM à structure COB possède quelques inconvénients dans le cas de dispositifs à densité très élevée, comme par exemple des DRAM de l'échelle des gigabits avec application d'un pas de 0,30. Par exemple, un motif d'agent sensible de type réserve (ou résist) de l'ordre du quart de micron et la gravure de trous de contact présentant un taux d'allongement élevé sont des obstacles importants à l'application de la technique photolithographique classique et ont pour effet de détériorer le motif photo et l'uniformité et de réduire la marge de défaut d'aliment entre le trou de contact de noeud de stockage et le noeud de stockage, un court-circuit pouvant survenir dans les cas sévères entre la ligne de bits et le trou de contact de noeud de stockage. L'invention a été réalisée pour faire face au problème ci-dessus évoqué, et c'est donc un but de l'invention de proposer un procédé de fabrication d'un condensateur de cellule de mémoire vive dynamique qui peut empêcher l'apparition d'un défaut d'alignement entre le trou de contact de noeud de stockage et le noeud de stockage en formant un trou de contact de noeud de stockage autoaligné sur le
noeud de stockage.
Un autre but de l'invention est de produire un procédé permettant de fabriquer un condensateur de cellule de DRAM qui peut facilement former un trou de contact à rapport d'allongement élevé et, par conséquent, augmenter la marge
de défaut d'alignement du procédé entre la ligne de bit et le trou de contact.
Pour obtenir ces avantages, ainsi que d'autres avantages, et selon les buts de l'invention, le procédé de l'invention comporte la formation de structures de
transistors à grille de transfert sur une région prédéterminée d'un substrat semi-
conducteur et la passivation à l'aide d'une couche isolante, par exemple un capuchon formé d'une couche de nitrure de silicium et des éléments d'écartement formant des parois latérales de nitrure de silicium. Entre les structures d'électrodes de grille adjacentes prédéterminées, on forme une pluralité de plots de contact à la ligne de bit et au noeud de stockage. On dépose une première couche isolante, cette opération étant suivie par la création de trous de contact de lignes de bit formés dans la première couche isolante. On dépose une première couche conductrice dans les trous de contact et sur la première couche isolante et on lui applique un tracé de motif afin de former des structures de lignes de bit. On forme sur les structures de lignes de bit une deuxième couche isolante plane. On dépose successivement sur la deuxième couche isolante une première couche de matière, une troisième couche isolante et une deuxième couche de matière. Les première et deuxième couches de matières possèdent respectivement une certaine sélectivité de gravure par rapport aux deuxième et troisième couches isolantes, et on choisit ces couches de matières entre la couche de nitrure de silicium et la couche de silicium polycristallin, respectivement, dans le cas o les couches isolantes sont des couches d'oxyde. Ici, on fait déposer la troisième couche isolante jusqu'à une épaisseur qui détermine la hauteur du condensateur, par exemple d'environ 1 000 nm (10 000 A) à 1 100 nm (11 000 A), la première couche de matière est d'environ 50nm (500 A), et la deuxième couche de matière est d'environ 150 rm (1 500 À) à
200 nm (2 000 À).
On forme sur la deuxième couche de matière un motif de photorésist de type négatif (c'est-à-dire un motif inverse) afin de définir des trous de contact de noeuds de stockage et des noeuds de stockage. On grave séquentiellement, en utilisant le motif de photorésist comme masque la deuxième couche de matière, la troisième couche isolante et la première couche de matière afin de former une pluralité de premières ouvertures. Ici, on forme les premières ouvertures en gravant sélectivement la troisième couche isolante jusqu'à la deuxième couche de matière afin d'empêcher l'ouverture de s'agrandir. Après qu'on a retiré le motif de
photorésist, on dépose une deuxième couche conductrice sur le substrat conduc-
teur jusqu'à une épaisseur d'environ 30 nm (300 A) et on la grave de facçon aniso-
trope afin de former des éléments d'écartement constituant des parois latérales sur
les bords latéraux des premières ouvertures. On doit noter que cet élément d'écar-
tement constituant une paroi latérale est destiné à empêcher la formation d'un court-circuit entre la ligne de bit et des deuxièmes ouvertures venant ensuite (à savoir les trous de contact de noeuds de stockage) et on ouvre les trous de contact de noeuds de stockage dans les deuxième et première couches isolantes de manière autoalignée avec ces éléments d'écartement constituant des parois latérales des premières ouvertures en utilisant les éléments d'écartement constituant des parois latérales comme masque. On dépose une troisième couche conductrice dans les
premières et deuxièmes ouvertures et on lui applique une "planarisation" (c'est-à-
dire qu'on la rend plane) par CMP (polissage chimico-mécanique) ou par contre-
gravure. On grave ensuite sélectivement la troisième couche isolante de manière à former des noeuds de stockage. Dans cette opération de gravure, la première couche de matière fait fonction d'élément d'arrêt de gravure. Ensuite, on retire la première couche de matière entre les noeuds de stockage adjacents. Selon une autre possibilité, on forme les éléments d'écartement constituant des parois latérales des noeuds de stockage afin d'augmenter l'aire superficielle du condensateur. Après cela, on fait suivre ces opérations des séquences d'opérations de traitement classiques permettant de former le condensateur et les
interconnexions métalliques.
C'est un avantage de l'invention que les trous de contact de noeuds de stockage soient formés en autoalignement avec les noeuds de stockage, de sorte qu'on peut facilement former les trous de contact de petite taille sans qu'il y ait de
défaut d'alignement avec les lignes de bit.
La description suivante, conçue à titre d'illustration de l'invention, vise
à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: Les figures 1A à 1G montrent, à des stades choisis de la fabrication, des vues en section droite d'un condensateur de cellule de DRAM suivant la direction des lignes de bit, selon un mode de réalisation préféré de l'invention,; et les figures 2A à 2G montrent, à des stades choisis de la fabrication, des vues en section droite d'un condensateur de cellule de DRAM suivant la direction des lignes de mot, selon un mode de réalisation préféré de l'invention tel que le
montrent les figures 1A à 1G.
On va maintenant, en liaison avec les buts de l'invention, décrire de
façon détaillée le procédé de fabrication d'un condensateur de cellule de DRAM.
Ce condensateur peut être fabriqué sur un transistor à effet de champ métal-oxyde-
semiconducteur tel qu'on en utilise couramment dans la fabrication des DRAM.
Ainsi, on ne parlera que des détails de la structure sous-jacente qui sont nécessaires
à la compréhension de l'invention.
Les figures 1A à 1G montrent, à des stades choisis de la fabrication, des sections droites d'un condensateur de cellule de DRAM prises suivant la direction des lignes de bit, selon un mode de réalisation préféré de l'invention, tandis que les figures 2A à 2G montrent, à des stades choisis de la fabrication, les sections droites d'un condensateur de cellule de DRAM prises suivant la direction des lignes de mot, selon un mode de réalisation préféré de l'invention, tel que le montrent les figures 1 A et 1G. Sur les figures 2A à 2G, on a identifié à l'aide de mêmes numéros de référence les parties identiques à celles présentées sur les
figures 1 A à 1 G, et on omettra leur explication.
On se reporte maintenant aux figures 1A et 2A. On forme une couche d'oxyde de champ 102 en utilisant une technique classique, comme par exemple une oxydation locale de silicium (LOCOS) ou une isolation par tranchée, de façcon
à définir une région active et une région non active sur un substrat semiconduc-
teur 100. On forme en une région prédéterminée du substrat semiconducteur 100 une pluralité de structures d'électrodes de grille 104a, 104b, 104c et 104d. Comme cela est bien connu dans la technique, on dispose une couche d'oxyde de grille
entre les structures d'électrodes de grille 104a à 104d et le substrat semiconduc-
teur 100 et on lui applique un traitement de passivation au moyen d'une couche isolante, par exemple un capuchon formant une couche de nitrure de silicium ou
des éléments d'écartement 105 formant des parois latérales en nitrure de silicium.
On forme une pluralité de plots de contact 106a et 106b avec les noeuds de stockage et les lignes de bit en des régions prédéterminées se trouvant entre les
structures d'électrodes de grille adjacentes 104a à 104d.
On forme une première couche isolante plane 108 sur la structure résultante. Comme on peut le voir sur la figure 2A, plusieurs structures de lignes de bit 109a, 109b, 109c et 109d sont formées. En bref, on forme une première couche d'oxyde 108a sur les structures d'électrodes de grille 104a à 104b et sur les plots de contact 106a et 106b. On ouvre des trous de contact de lignes de bits (non représentés) dans la première couche d'oxyde et on les remplit au moyen d'une couche conductrice, puis on applique un tracé de motif pour former les stuctures de lignes de bit 109a à 109b. On forme une deuxième couche d'oxyde sur les structures de lignes de bit 109a à 109d et sur la première couche d'oxyde 108a, et on la rend plane (on la "planarise"). On dépose successivement sur la première couche isolante 108 une première couche de matière 110, une deuxième couche isolante 112 et une deuxième couche de matière 114. Les première et deuxième couches de matières et 114 présentent respectivement une certaine sélectivité de gravure par rapport aux première et deuxième couches isolantes 108 et 112 et peuvent être choisies entre la couche de nitrure de silicium et la couche de silicium polycristallin, respectivement, dans le cas o les couches d'isolation 108 et 102 sont des couches d'oxyde. Ici, la deuxième couche isolante 112 est déposée à une épaisseur qui détermine la hauteur du condensateur, par exemple d'environ 1 000 nm (10 000 A) à 1 100 nm (11 000 A), et la première couche de matière 110 est déposée jusqu'à une épaisseur d'environ 50 nm (500 A), tandis que la deuxième couche de matière 114 est déposée jusqu'à une épaisseur d'environ 150 nm (1 500 À) à 200 nm
(2 000 A).
On forme un motif inverse 116, destiné à la formation des noeuds de stockage, sur la deuxième couche de matière 114 afin de définir des trous de contact de noeuds de stockage et des noeuds de stockage. Le motif inverse 116 est par exemple un motif de photorésist de type négatif, et on grave séquentiellement la deuxième couche de matière 114, la deuxième couche isolante 112 et la première couche de matière 110 en utilisant le motif de photorésist 116 comme masque, de manière à former une pluralité de premières ouvertures 117, comme représenté sur les figures lB et 2B. A ce moment, on forme les premières ouvertures 117 par une gravure sélective de la deuxième couche isolante 112 jusqu'à la deuxième couche de matière 114, de sorte qu'on est en mesure d'empêcher la taille des ouvertures de s'agrandir. On prépare ensuite la formation de trous de contact de noeuds de stockage autoalignés sur les premières ouvertures 117, dans lesquels des matières conductrices de noeuds de stockage doivent être déposées, comme représenté schématiquement sur les figures 1C et 1D et les figures 2C et 2D. Après avoir enlevé le motif de photorésist 116 par décapage au moyen d'un plasma de 02, on dépose une première couche conductrice 118 sur la structure résultante, jusqu'à obtenir une épaisseur d'environ 30 nm (300 A) et on la grave de façon anisotrope par une technique de contregravure afin de former les éléments d'écartement
constituant des parois latérales 118 sur les bords latéraux des premières ouver-
tures 117. Il faut noter que les éléments d'écartement constituant des parois latérales 118 ainsi formés sont destinés à empêcher l'apparition d'un court-circuit entre les structures de lignes de bit 109a à 109d et des deuxièmes ouvertures 119 ultérieures (c'est-à-dire des trous de contact de noeuds de stockage), puis on ouvre les trous de contact de noeuds de stockage 119 dans la première couche isolante 108 de manière autoalignée sur les éléments d'écartement formant des parois latérales 118 des premières ouvertures 117 en utilisant les éléments d'écartement formant des parois latérales 119 comme masque de gravure, ainsi que cela est représenté sur les figures 1D et 2D. On dépose dans les premières ouvertures 117 et les deuxièmes ouvertures 119 une deuxième couche conductrice 120 composée de silicium polycristallin. Après cela, on applique un processus de planarisation jusqu'à la surface supérieure de la deuxième couche isolante 112, par une technique
CMP ou de contre-gravure, comme représenté sur les figures 1E et 2E.
On prépare ensuite la formation d'une pluralité de noeuds de stockage, comme représenté schématiquement sur les figures 1F et 1G et les figures 2F et 2G. Comme on peut le voir sur les figures 1F et 2F, on grave la deuxième couche isolante 112 par exemple par gravure par voie humide jusqu'à ce que la surface supérieure de la première couche de matière 110 soit exposée, si bien qu'on forme une pluralité de noeuds de stockage 122. Par conséquent, les trous de contact de
noeuds de stockage et les noeuds de stockage sont formés simultanément en auto-
alignement mutuel. Après cela, on peut retirer la première couche de matière 110 se trouvant entre noeuds de stockage adjacents 122. Toutefois, si la première couche de matière 110 est une matière conductrice, comme par exemple du silicium polycristallin, il faut la retirer à ce stade. S'il ne s'agit pas d'une matière
conductrice, on peut retirer la couche 110 à une étape ultérieure du traitement.
L'enlèvement de la première couche de matière 110 peut se faire par une technique
de contre-gravure.
Pour augmenter les aires superficielles des noeuds de stockage, on forme sur les bords latéraux des noeuds de stockage les éléments d'écartement constituant des parois latérales. On dépose une troisième couche conductrice sur la structure résultante, que représentent les figures IF et 2F, jusqu'à une épaisseur d'environ 30 nm (300 A). On applique une gravure isotrope, par exemple par une technique de contre-gravure, pour former les éléments d'écartement constituant des parois latérales 124 et on retire en même temps la première couche de matière se trouvant entre les noeuds de stockage adjacents 122, comme représenté sur les figures 1G et 2G. Ces éléments d'écartement formant des parois latérales 124 améliorent également le revêtement pendant l'opération ultérieure de dépôt de la
couche diélectrique et de la couche formant une électrode de plaque.
Après cela, on applique des processus classiques pour faire déposer la
pellicule diélectrique, l'électrode de plaque et des interconnexions métalliques.
Selon une autre possibilité, l'esprit de l'invention peut être appliqué à un processus de formation d'un plot constituant un dépôt conducteur par-dessus le
trou de contact.
Alors que l'invention a été présentée et décrite de façon particulière en liaison avec ses modes de réalisation préférés, l'homme de l'art comprendra que diverses modifications de formes et de détails peuvent être apportées sans sortir du
domaine de l'invention.
Claims (9)
1. Procédé de fabrication d'une structure "condensateur au-dessus de la ligne de bit, ou structure COB, qui est destinée à une cellule de mémoire vive dynamique, ou DRAM, le procédé étant caractérisé en ce qu'il comprend les opérations suivantes: former une première couche isolante (108) sur un substrat semiconducteur (100) ayant une pluralité de structures d'électrodes de grille (104a à 104d) et une pluralité de plots de contact (106a, 106b), qui est disposée entre lesdites structures d'électrodes de grille adjacentes, ladite première couche isolante comportant une pluralité de structures de lignes de bit (109a à 109d); former successivement, sur ladite première couche isolante (108), une première couche de matière (110), une deuxième couche isolante (112) et une deuxième couche de matière (124); former sur ladite deuxième couche de matière un motif de photorésist inverse (116); graver séquentiellement ladite deuxième couche de matière, ladite deuxième couche isolante et ladite première couche de matière en utilisant ledit motif de photorésist comme masque et former ainsi une pluralité de premières ouvertures (117); retirer ledit motif de photorésist; former une pluralité d'éléments d'écartement constituant des parois latérales (105) qui sont faits d'une première couche de matière conductrice (118), sur des bords latéraux desdites premières ouvertures, lesdits éléments d'écartement conducteurs qui constituent des parois latérales présentant une sélectivité de gravure par rapport à ladite première couche isolante; graver ladite première couche isolante entre éléments adjacents de ladite pluralité desdits éléments d'écartement constituant des parois latérales et former ainsi une pluralité de deuxièmes ouvertures autoalignées sur lesdits plots de contact; remplir lesdites premières ouvertures et lesdites deuxièmes ouvertures au moyen d'une deuxième couche de matière conductrice (120); planariser jusqu'à ce qu'une surface supérieure de ladite deuxième couche isolante soit exposée; et graver ladite deuxième couche isolante exposée en utilisant ladite première couche de matière comme élément d'arrêt de gravure et former ainsi une
pluralité de noeuds de stockage (122) auxdits plots de contact.
2. Procédé selon la revendication 1, caractérisé en ce que lesdites première et deuxième couches de matières (110, 114) sont respectivement sélectionnées dans un groupe constitué d'une couche de nitrure de silicium et d'une
couche de silicium polycristallin.
3. Procédé selon la revendication 1, caractérisé en ce que ladite deuxième couche isolante (112) possède une épaisseur d'environ 1 000 nmrn
(l0000 )à l lOOnm( 1000A).
4. Procédé selon la revendication 1, caractérisé en ce que ladite première couche de matière conductrice (118) est déposée jusqu'à une épaisseur
d'environ 30 nm (300 A).
5. Procédé selon la revendication 1, caractérisé en ce que ladite opéra-
tion de planarisation s'effectue par polissage chimico-mécanique, ou CMP, ou par contre-gravure.
6. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre, après la gravure de ladite deuxième couche isolante (112), l'opération consistant à graver ladite première couche de matière (110) exposée entre lesdits
noeuds de stockage (122).
7. Procédé selon la revendication 6, caractérisé en ce que ladite opéra-
tion de gravure de ladite première couche de matière (110) exposée s'effectue au
moyen d'une gravure anisotrope.
8. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre l'opération consistant à former une pluralité d'éléments d'écartement (124) électriquement conducteurs constituant des parois latérales sur des bords latéraux
desdits noeuds de stockage par dépôt d'une troisième couche de matière conduc-
trice sur lesdits noeuds de stockage et ladite première couche de matière, et par gravure anisotrope de ladite troisième couche de matière conductrice et ladite première couche de matière jusqu'à ce que la surface de dessus desdits noeuds de
stockage et de ladite première couche isolante soit exposée.
9. Procédé selon la revendication 8, caractérisé en ce que ladite troisième couche de matière conductrice est déposée jusqu'à une épaisseur
d'environ 30 nm (300 A).
1 O. Procédé selon la revendication 8, caractérisé en ce que lesdits éléments d'écartement constituant des parois latérales sont fournis pour augmenter
les aires superficielles desdits noeuds de stockage.
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