KR0150252B1 - 반도체 기억장치의 제조방법 - Google Patents
반도체 기억장치의 제조방법Info
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Abstract
본 발명은 스택형 메모리셀을 갖는 DRAM에 있어서, 메모리셀 어레이영역과 주변회로영역의 단차부의 절대단차 및 플로우각을 감소하여 후의 배선패턴의 형성을 용이하게 하기 위한 반도체 기억장치의 제조방법에 관한 것으로, 그 구성은 반도체 기판(1)의 메모리셀어레이영역(40)상에 워드선이 되는 게이트전극(5), 비트선(6) 및 전하축적전극(7)을 각각 형성한 후, 전하축적전극(7)상에 용량절연막(8)을 개재하여 플레이트전극(9)을 형성하고, 반도체 기판(1)상에 메모리셀어레이영역(40) 및 주변회로영역(30)에 BPSG막(10)을 형성한 후, 이 BPSG막(10)상에 메모리셀어레이영역(40)이 개구한 레지스트패턴(11)을 형성하며, 레지스트패턴(11)을 마스크로서 BPSG막(10)에 대하여 에칭을 행함으로써, BPSG막(10)의 메모리셀어레이영역(40)을 제거하고, 레지스트패턴(11)을 제거한 후 BPSG막(10)을 가열하여 리플로우하므로써 평탄화하는 것을 특징으로 한다.
Description
제1도는 본 발명의 제1실시예에 의한 반도체 기억장치의 제조방법의 1공정을 도시한 단면도.
제2도는 본 발명의 제1실시예에 의한 반도체 기억장치의 제조방법의 1공정을 도시한 단면도.
제3도는 본 발명의 제1실시예에 의한 반도체 기억장치의 제조방법의 1공정을 도시한 단면도.
제4도는 본 발명의 제1실시예에 의한 반도체 기억장치의 제조방법의 1공정을 도시한 단면도.
제5도는 본 발명의 제1실시예에 변형예에 의한 반도체 기억장치의 제조방법의 1공정을 도시한 단면도.
제6도는 본 발명의 제1실시예에 의한 반도체 기억장치의 제조방법에 있어 메모리셀 어레이 영역의 단부에서 레지스트 패턴까지의 거리와 플루오각의 관계를 도시한 도면.
제7도는 본 발명의 제2실시예에 의한 반도체 기억장치의 제조방법의 1공정을 도시한 단면도.
제8도는 본 발명의 제2실시예에 의한 반도체 기억장치의 제조방법의 1공정을 도시한 단면도.
제9도는 본 발명의 제2실시예에 의한 반도체 기억장치의 제조방법의 1공정을 도시한 단면도.
제10도는 본 발명의 제2실시예에 의한 반도체 기억장치의 제조방법의 1공정을 도시한 단면도.
제11도는 본 발명의 제2실시예에 의한 반도체 기억장치의 제조방법의 1공정을 도시한 단면도.
제12도는 본 발명의 제3실시예에 의한 반도체 기억장치의 제조방법의 1공정을 도시한 단면도.
제13도는 본 발명의 제3실시예에 의한 반도체 기억장치의 제조방법의 1공정을 도시한 단면도.
제14도는 본 발명의 제3실시예에 의한 반도체 기억장치의 제조방법의 1공정을 도시한 단면도.
제15도는 본 발명의 제3실시예에 의한 반도체 기억장치의 제조방법의 1공정을 도시한 단면도.
제16도는 종래의 반도체 기억장치의 제조방법의 1공정을 도시한 단면도.
제17도는 종래의 반도체 기억장치의 제조방법의 1공정을 도시한 단면도.
제18도는 종래의 반도체 기억장치의 제조방법의 문제점을 설명하기 위한 단면도.
제19도는 종래의 반도체 기억장치의 제조방법의 문제점을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 5 : 게이트 전극(워드선)
6 : 비트선 7 : 전하 축적전극
8 : 용량 절연막 9 : 플레이트 전극
10 : BPSG막(층간 절연막) 11 : 레지스트 패턴
12 : LCD. SiO215 : 절대단차
30 : 주변 회로영역 35 : 단차부
40 : 메모리셀 어레이 영역 50 : 철(凸)부
51 : 요(凹)부
[산업상의 이용분야]
본 발명은 반도체 기억장치 중 스택형의 메모리셀을 가지는 DRAM(다이내믹 랜덤 액세스 메모리)에 관한 것이다.
[종래의 기술]
갈수록 고집적화 되는 반도체 기억장치 중에서 매우 미세한 가공이 요구되는 DRAM은, 충분한 전하 축적용량을 얻기 위해 전히 축적전극을 반도체 기판 중에 깊이 파내려가서 형성하는 트렌치형 메모리셀이나 전하 축저전극을 반도체 기판상에 3차원적으로 쌓아 올려 형성하는 스택형 메모리셀이 채용하고 있다. 이중 스택형 셀에 있어서는, 충분한 전하 축적용량을 얻기 위해 미세화가 진행되면 진행될수록 전하 용량전극을 높게 해야만 한다.
그런데, 패턴형성을 위한 리소그래피(lithography) 기술에 있어서는, 해상한계가 미세하게 될수록 초점심도가 얕게 된다. 일반적으로 해상한계는 사용하는 광원의 파장에 비례하고 또한 노광장치의 렌즈의 개구수에 반비례하기 때문에, 미세한 패턴을 형성하기 위해서는 사용하는 광원의 파장을 짧게 하든가 또는 렌즈의 개구수를 크게 할 필요가 있다. 그러나, 한편, 초점심도는 광원의 파장에 비례하고, 또한 렌즈의 개구수의 2승에 반비례하기 때문에, 해상한계를 작게 하면 할수록 초점심도가 얕게 된다. 따라서, 미세한 패턴을 형성하기 위해서는 반도체 기판의 단차를 될 수 있는 한 적게 억제할 필요가 있다.
이하, 도면을 참조하여 상기 종래의 스택형 메모리셀을 갖는 DRAM의 제조방법에 대하여 설명한다.
제16도 및 제17도는 종래의 스택형 메모리셀을 사용한 DRAM의 제조방법의 각 공정을 도시한 단면도로서, 5는 워드선으로 되는 게이트 전극, 6은 비트선, 7은 전하 축적전극이다.
우선, 제16도에 도시된 바와 같이, P형의 반도체 기판(1)상에, 소자분리용 절연막(2)을 형성한 후, 스위칭 트랜지스터를 구성하는 게이트 절연막(4) 및 워드선으로 되는 게이트 전극(5)을 형성한다. 다음은 게이트 전극(5)에 인접하는 한쪽의 n형 확산층(3)에 비트선(6)을 접속한 후, 반도체 기판(1)상의 전면에 걸쳐서 절연막(20)을 형성한다. 다음은, 절연막(20)에 n형 확산층(3)에 이르는 콘택트 홀(20a)을 형성한 후, 게이트 전극(5)에 인접하는 다른 쪽의 n형 확산층(3)에 P도핑 폴리실리콘으로 된 전하 축적전극(7)을 접속한다.
다음은, 제17도에 도시된 바와 같이, 전하 축적전극(7) 및 절연막(20)상에 질화규소막과 산화규소막의 다층막으로 된 용량 절연막(8) 및 플레이트 전극(9)을 순차 형성한 후, 플레이트 전극(9)상에 층간 절연막으로서의 BPSG막(10)을 퇴적한다. 그후, BPSG막(10)에 대하여 열처리를 행하여 리플로우시킴으로써 BPSG막(10)의 평탄화를 행한다.
그런데, 반도체 기판(1)에서의 메모리셀 어레이 영역(40)과 주변회로 영역(30)간의 절대단차(15)는 전하 축적전극(7)의 높이와 플레이트 전극(9)의 막두께의 합계 치수만이 존재한다. 예를 들면 64M DRAM에 있어 충분한 전하 축적용량을 얻기 위해서는, 약 30fF의 축적용량이 필요하다고 생각된다. 이를 위해서는 1.5μm2의 메모리셀 어레이 면적의 경우, SiO2막으로 환산하여 6nm 상당의 용량 절연막을 사용했을 때에는, 전하 축적전극(7)의 높이로서는 약 800nm가 필요하다.
[발명이 해결하고자 하는 과제]
그러나, 상기 종래의 구성에 있어서, 플레이트 전극(9)으로서 200nm의 막두께를 갖는 폴리실리콘막을 사용한 경우, 메모리셀 어레이 영역(40)과 주변회로 영역(30) 사이에는 전하 축적전극(7)의 높이와 플레이트 전극(9)의 막두께의 합계 치수에 상당하는 약 1μm의 단차부(35)가 발생하여 후공정에서 배선패턴의 형성이 매우 곤란하게 되는 문제점이 있었다. 즉, 64M DRAM에 있어서는 0.35μm라는 미세한 패턴형성이 요구되고 있으나, 포토리소그래피 기술에 있어서는 미세한 패턴으로 되면 될수록 그 초점심도가 얕게 되기 때문에, 큰 단차부(35)상에 있어서는 미세패턴의 형성이 곤란하게 된다는 문제점이 있다.
제18도는 절연막(20) 및 BPSG막(10)에 콘택트 홀(16)을 형성하고, 상기 콘택트 홀(16)에 텅스텐(17)을 충전하는 공정을 도시한 단면도로서, BPSG막(10)상의 전면에 걸쳐서 텅스텐(17)을 퇴적한(도면 중 일점쇄선)후, 이 텅스텐(17)을 전면 에치백함으로써 콘택트 홀(16)의 내부에만 텅스텐(17)을 남기는 공정을 나타내고 있다.
텅스텐(17)은 BPSG막(10)에 대해서 수직방향으로 퇴적되기 때문에, 제18도로부터 명백해지는 바와 같이, BPSG막(10)의 평탄부에서의 텅스텐(17)의 막두께를 t1으로 하고, 메모리셀 어레이 영역(40)과 주변회로 영역(30) 사이에 형성되는 단차부(35)의 최대 경사각(이하, 플로우각이라 한다)을 θ로 하면, 단차부(35)에서의 텅스텐(17)의 반도체 기판(1)에 수직인 방향의 막두께 t2는 t1/COSθ로 주어진다. 단차부(35)에서의 텅스텐(17)을 제거하기 위해서는, 막두께 t2에 상당하는 두께만큼 텅스텐(17)을 에치백할 필요가 있으므로, 플로우각 θ가 크게되면 될수록, 콘택트 홀(16)에서 텅스텐(17)을 파내려가는 양이 크게된다. 이 때문에, 콘택트의 신뢰성이 손상된다는 문제점이 있었다.
제19도는, BPSG막(10)상에 퇴적한, Al, Si, Cu로 되는 금속막(18)을 패턴화 하기 위한 레지스트막(19)을 나타내고 있다. 제19도에 도시된 바와 같이, 메모리셀 어레이 영역(40)의 중앙부에서의 레지스트막(19)의 막두께(T1), 메모리셀 어레이 영역(40)의 단부에 있어 레지스트막(19)의 막두께(T2) 및 메모리셀 어레이 영역(40)과 주변회로 영역(30) 사이의 단차부(35)에서의 레지스트막(19)의 막두께(T3)들 사이의 막두께 차는, 플로우각 θ가 크면 클수록 작게되어, 레지스트막(19)을 포토리소그래피에 의해 패턴화할 때 치수분산이 크게된다.
본 발명은 상기한 사실을 감안하여, 전하 축적전극을 높게 형성하여도 메모리셀 어레이 영역과 주변회로 영역의 단차부의 절대 높이 및 플로우각을 억제할 수가 있고, 이것에 의해 후공정의 배선패턴이 용이하게 형성되어, 콘택트의 신뢰성이 향상되고, 레지스트 패턴 형성시의 치수분산을 억제할 수 있게 하는 것을 목적으로 한다.
[과제를 해결하기 위한 수단]
상기 목적을 달성하기 위하여, 제1청구항의 발명이 강구한 해결수단은, 반도체 기억장치의 제조방법을 반도체 기판상의 메모리셀 어레이 영역에 워드선, 비트선 및 전하 축적전극을 각각 형성하는 제1공정과, 상기 전하 축적전극상에 용량 절연막을 개재하여 플레이트 전극을 형성하는 제2공정과, 반도체 기판상의 메모리셀 어레이 영역 및 주변회로 영역에 열 유동성을 갖는 층간 절연막을 형성하는 제3공정과, 상기 층간 절연막상에 메모리셀 어레이 영역이 개구한 레지스터 패턴을 형성하는 제4공정과, 상기 레지스트 패턴을 마스크로 하여 상기 층간 절연막에 대하여 에칭을 행함으로써 상기 층간 절연막에서의 메모리셀 어레이 영역의 상측 부분을 제거하는 제5공정과, 상기 레지스트 패턴을 제거한 후에 상기 층간 절연막을 가열하여 리플로우하는 제6공정을 구비하고 있는 구성으로 하는 것이다.
제2청구항의 발명은, 제1청구항의 구성에 있어서, 상기 제4공정이, 상기 제5의 공정에서 상기 층간 절연막에서의 주변회로 영역의 가장자리부에 메모리셀 어레이 영역을 에워싸는 철(凸)부가 잔존하도록 상기 레지스트 패턴을 형성하는 공정을 포함하는 구성을 부가하는 것이다.
제3청구항의 발명은, 제2청구항의 구성에 있어서, 상기 제4공정이, 상기 제5공정에서 메모리셀 어레이 영역과의 사이에 간격을 두고 상기 철(凸)부가 잔존하도록 상기 레지스트 패턴을 형성하는 공정을 포함하는 구성을 부가하는 것이다.
제4청구항의 발명은, 제1청구항의 구성에 있어서, 상기 제4공정이, 상기 제5공정에 있어 상기 층간 절연막에서의 주변회로 영역의 가장자리부에 메모리셀 어레이 영역을 에워싸는 요(凹)부가 형성되도록 상기 레지스트 패턴을 형성하는 공정을 포함하는 구성을 부가한 것이다.
제5청구항의 발명은, 제4청구항의 구성에 있어서, 상기 제4공정이, 상기 제5공정에서 메모리셀 어레이 영역간에 간격을 두고 상기 요(凹)부가 형성되도록 상기 레지스트 패턴을 형성하는 공정을 포함하는 구성을 부가한 것이다.
제6청구항의 발명이 강구한 해결수단은, 반도체 기억장치의 제조방법을, 반도체 기판상의 메모리셀 어레이 영역에 워드선, 비트선 및 전하 축적전극을 각각 형성하는 제1공정과, 상기 전하 축적전극상에 용량 절연막을 개재하여 플레이트 전극을 형성하는 제2공정과, 반도체 기판상의 메모리셀 어레이 영역 및 주변회로 영역에 주변회로 영역이 개구한 레지스트 패턴을 형성하는 제3공정과, 상기 레지스트 패턴을 마스크로 하여 반도체 기판상의 주변회로 영역에 단차 완화용의 절연막을 형성하는 제4공정과, 상기 레지스트 패턴을 제거한 후에 반도체 기판상의 메모리셀 어레이 영역 및 주변회로 영역에 열 유동성을 가지는 층간 절연막을 형성하는 제5공정과, 상기 층간 절연막을 가열하여 리플로우하는 제6공정을 구비하고 있는 구성으로 하는 것이다.
제7청구항의 발명은, 제6청구항의 구성에 있어서, 상기 제4공정에서의 단차 완화용 절연막이, 반도체 기판상에 액상 성장법에 의해 형성된 SiO2막인 구성을 부가한 것이다.
제8청구항의 발명은, 제6청구항의 구성에 있어서, 상기 제3공정이, 상기 제5공정에 있어 형성하는 층간 절연막에서 주변회로 영역의 가장자리부에 메모리셀 어레이 영역을 에워싸는 요(凹)부가 형성되도록 상기 레지스트 패턴을 형성하는 공정을 포함하는 구성을 부가한 것이다.
제9청구항의 발명이 강구한 해결수단은 반도체 기억장치의 제조방법을, 반도체 기판상의 메모리셀 어레이 영역에 워드선, 비트선 및 전하 축적전극을 각각 형성하는 제1공정과, 반도체 기판상의 메모리셀 어레이 영역 및 주변회로 영역에 용량 절연막으로 되는 절연막을 형성한 후에 이 절연막상에 플레이트 전극으로 되는 도전막을 형성하는 제2공정과, 상기 도전막상에 주변회로 영역이 개구한 플레이트 전극 형성용의 레지스트 패턴을 형성하는 제3공정과, 상기 레지스트 패턴을 마스크로 하여 상기 도전막에 대하여 에칭을 행함으로써 상기 도전막으로 되는 플레이트 전극을 형성하는 제4공정과, 상기 레지스트 패턴을 마스크로 하여 반도체 기판상의 주변회로 영역에 단차 완화용의 절연막을 형성하는 제5공정과, 상기 레지스트 패턴을 제거한 후에 반도체 기판상의 메모리셀 어레이 영역 및 주변회로 영역에 열 유동성을 가지는 층간 절연막을 형성하는 제6공정과, 상기 층간 절연막을 가열하여 리플로우하는 제7공정을 구비하고 있는 구성으로 하는 것이다.
제10청구항의 발명은, 제9청구항의 구성에 있어서, 상기 제5공정에서의 단차 완화용의 절연막이, 반도체 기판상에 액상 성장법에 의해 형성된 SiO2막인 구성을 부가한 것이다.
제11청구항의 발명은, 제9청구항의 구성에 있어서, 상기 제3공정이, 상기 제5공정에서 형성하는 층간 절연막에 있어 주변회로 영역의 가장자리부에 메모리셀 어레이 영역을 에워싸는 요(凹)부가 형성되도록 상기 레지스트 패턴을 형성하는 공정을 포함하는 구성을 부가한 것이다.
[작용]
제1청구항의 구성에 의해 메모리셀 어레이 영역이 개구한 레지스트 패턴을 마스크로 하여 층간 절연막에 대하여 에칭을 행하여 층간 절연막에서의 메모리셀 어레이 영역의 상측 부분을 제거한 후에 층간 절연막을 리플로우하기 때문에 층간 절연막에 있어 메모리셀 어레이 영역은 주변회로 영역에 비하여 에칭에 의해 제거된 막두께만큼 얇게되어 있으므로, 층간 절연막의 단차부의 절대 단차 및 플로우각은 감소한다.
제2청구항의 구성에 의해, 층간 절연막에 있어 주변회로 영역의 가장자리부에 메모리셀 어레이영역을 에워싸는 철(凸)부가 잔존하도록 레지스트 패턴을 형성하기 때문에, 층간 절연막을 리플로우했을 때, 층간 절연막의 철(凸)부가 메모리셀 어레이 영역과 주변회로 영역 사이의 단차부 및 주변회로 영역에 유입하므로, 단차부의 폭이 크게된다.
제3청구항의 구성에 의해, 층간 절연막의 철(凸)부와 메모리셀 어레이 영역 사이에 간격이 있기 때문에, 층간 절연막의 철(凸)부가 에칭에 의해 제거된 영역에 유입하는 사태를 회피할 수가 있다.
제4청구항의 구성에 의해 층간 절연막에 있어 주변회로 영역의 가장자리부에 메모리셀 어레이 영역을 에워싸는 요(凹)부가 잔존하도록 레지스트 패턴을 형성하기 때문에 층간 절연막의 단차부가 요(凹)부에 유입하고, 이것에 수반하여 층간 절연막에서의 메모리셀 어레이 영역의 가장자리부도 단차부측으로 유입하므로, 단차부의 폭이 크게된다.
제5청구항의 구성에 의해, 층간 절연막의 요(凹)부와 메모리셀 어레이 영역 사이에 간격을 두고 있기 때문에, 층간 절연막의 단차부가 흐를 때, 단차부는 메모리셀 어레이측으로 흐르지 않고 주변회로측으로 흐르므로, 단차부의 폭이 크게 된다.
제6청구항의 구성에 의해, 주변회로 영역이 개구한 레지스트 패턴을 마스크로 하여 반도체 기판상의 주변회로 영역에 단차 완화용의 절연막을 형성한 후에 반도체 기판상의 메모리셀 어레이 영역 및 주변회로 영역에 열 유동성을 갖는 층간 절연막을 형성하기 때문에, 반도체 기판의 주변회로 영역은 미리 높여져 있으므로, 층간 절연막의 단차부의 절대 단차 및 플로우각은 감소한다.
제7청구항의 구성에 의해, 단차 완화용의 절연막은 반도체 기판상에 액상 성장법에 의해 형성된 SiO2막이기 때문에, 단차 완화용 절연막의 형성이 용이하다.
제8청구항의 구성에 의해, 층간 절연막에서의 주변회로 영역의 가장자리부에 메모리셀 어레이 영역을 에워싸는 요(凹)부가 잔존하도록 레지스트 패턴을 형성하기 때문에, 제4청구항의 구성과 마찬가지로 층간 절연막에서의 메모리셀 어레이 영역의 가장자리부가 단차부측에 유입하므로, 단차부의 폭이 크게된다.
제9청구항의 구성에 의해, 주변회로 영역이 개구한 레지스트 패턴을 마스크로 하여 반도체 기판상의 주변회로 영역에 단차 완화용의 절연막을 형성한 후에 반도체 기판상의 메모리셀 어레이 영역 및 주변회로 영역에 열 유동성을 갖는 층간 절연막을 형성하기 때문에, 제6청구항의 구성과 마찬가지로 반도체 기판의 주변회로 영역은 미리 높여져 있으므로, 층간 절연막의 단차부의 절대 단차 및 플로우각은 감소한다. 이 경우, 단차 완화용 절연막을 형성하기 위한 레지스트 패턴으로서는 플레이트 전극 형성용의 레지스트 패턴을 사용하기 때문에, 단차 완화용 절연막을 위한 레지스트 패턴을 형성하는 공정을 생략할 수가 있다.
제10청구항의 구성에 의해, 단차 완화용 절연막은 반도체 기판상에 액상 성장법에 의해 혀엉된 SiO2막이기 때문에, 단차 완화용 절연막의 형성이 용이하다.
제11청구항의 구성에 의해, 층간 절연막에서의 주변회로 영역의 가장자리부에 메모리셀 어레이 영역을 에워싸는 요(凹)부가 잔존하도록 레지스트 패턴을 형성하기 때문에, 제4청구항의 구성과 마찬가지로 층간 절연막에서의 메모리셀 어레이 영역의 가장자리부가 단차부측에 유입하므로, 단차부의 폭이 크게된다.
[실시예]
이하, 본 발명의 제1실시예에 대하여 도면을 참조하여 설명한다.
제1도∼제4도는 제1실시예에 의한 반도체 기억장치의 제조방법에 대한 각 공정의 단면도이다.
우선, 제1도에 도시된 바와 같이, P형의 반도체 기판(1) 사이에 공지의 기술인 LOCOS법에 의해 산화규소막으로 된 소자분리용 절연막(2)을 형성한 후, 반도체 기판(1)상의 메모리셀 어레이 영역(40)에, 게이트 산화막(4), 워드선이 되는 게이트 전극(5) 및 n형 확산층(3)으로 되는 스위칭 트랜지스터를 형성한다.
다음으로 반도체 기판(1)상에 상기 스위칭 트랜지스터의 한쪽의 n형 확산층(3)에 접속하는 비트선(6)을 형성한 후, 상기 스위칭 트랜지스터 및 비트선(6) 상에 절연막(20)을 형성한다.
다음에 절연막(20)에 상기 스위칭 트랜지스터를 구성하는 다른 쪽의 n형 확산층(3)에 이르는 콘택트홀(20a)을 형성한 후, CVD법에 의해 In-Situ P도핑된 폴리실리콘(이하, DSP라 함)으로 이루어지는 전하 축적전극(7)을 800nm의 높이로 형성한다.
다음에 Si3N4와 SiO2로 되는 용량 절연막(8), 막두께 200nm의 DSP로 되는 플레이트 전극(9)을 순차 형성한 후, 열 유동성을 갖는 절연막인 BPSG막(10)을 퇴적한다. 이때, BPSG막(10)의 막두께는 전하 축적전극(7)의 높이와 플레이트 전극(9)의 두께를 합한 값 이상이 요구되며, 1800nm의 값을 갖도록 하는 것이 바람직하다.
다음에 850℃의 질소 분위기에서 15분간의 열처리를 시행하고 BPSG막(10)에서 수분을 증발시킨 후 BPSG막(10)상에 메모리셀 어레이 영역(40)만이 개구한 레지스트 패턴(11)을 형성한다. 이 경우, 레지스트 패턴(11)의 형성은, BPSG막(10)에 있어서의 주변회로 영역(30)의 가장자리부에 메모리셀 어레이 영역(40)을 에워싸는 듯한 철(凸)부(50)(제2도 참조)가 잔존하는 형상으로 형성하여 두는 것이 바람직하다.
다음으로 제2도에 도시된 바와 같이 레지스트 패턴(11)을 마스크로 하여 메모리셀 어레이 영역(40)의 BPSG막(10)을 500nm의 두께만큼 에칭함과 동시에 BPSG막(10)에 전술한 철(凸)부(50)를 잔존시킨다. 그후 레지스트 패턴(11)을 제거한다.
다음에 BPSG막(10)에 대해서 900℃의 질소 분위기에서 40분간의 열처리를 행하여 BPSG막(10)을 리플로우시키는 것에 의해 제3도에 도시된 바와 같이 BPSG막(10)을 평탄화한다.
다음으로, 제4도에 도시된 바와 같이, BPSG막(10)에 대해서 500nm 두께만큼 전면 에칭을 행하고, 플레이트 전극(9)상에 층간 절연막을 형성한다.
상기의 각 공정에 의해 메모리셀 어레이 영역(40)과 주변회로 영역(30) 사이의 단차부(35)의 절대단차(15)는 약 500nm로 되어 후공정에서의 배선 패턴의 형성을 극히 용이하게 행할 수 있다. 이 경우 전하 축적전극(7)의 높이와 BPSG막(10)에서의 메모리셀 어레이 영역(40)의 에칭량을 변화시킴으로써 소망치수의 절대단차(15)를 실현할 수 있다.
또, 철(凸)부(50)를 잔존시킨 상태에서 BPSG막을 리플로우하기 위해 메모리셀 어레이 영역(40)과 주변회로 영역(30)의 단차부(35)의 플로우각을 작게 할 수 있다.
그후, 공지의 기술에 의해 금속배선을 형성하여 다이내믹 랜덤 액세스 메모리(DRAM)를 완성시킨다.
또한, 제1실시예에서는 BPSG막(10)의 열처리 후에 500nm의 두께만큼 에치백을 하고 있지만, 후의 금속 콘택트 형성에 지장이 없는 범위에서 에치백량을 설정할 수 있다. 또, BPSG막(10)의 막두께의 설정에 의해서는 에치백은 불필요하다.
제5도는 상기 제1실시예의 변형예에 의한 반도체 기억장치의 제조방법의 공정을 도시한 것으로서, 본 예에서는 BPSG막(10)에 있어서의 주변회로 영역(30)의 가장자리부에 메모리셀 어레이 영역(40)을 에워싸는 듯한 요(凹)부(51)가 잔존하는 형상으로 레지스트 패턴(11)을 형성하고 있다. 이와 같은 형상의 레지스트 패턴(11)을 이용하여 BPSG막(10)에서의 메모리셀 어레이 영역(40)을 에칭하면 BPSG막(10)의 단차부(35)가 요(凹)부(51)에 유입하여, BPSG막(10)에서의 메모리셀 어레이 영역(40)의 가장자리부가 단차부(35)측으로 흐르기 때문에 제3도에 도시된 바와 같이, BPSG막(10)의 단차부(35)의 플로우각은 작게 된다.
제6도는 상기 제1실시예에 있어 메모리셀 어레이 영역(40)의 단부에서 레지스트 패턴(11) 까지의 거리 x(μm)와 플로우각 θ(도)의 관계를 나타내고 있다. 제6도를 통해 명백히 알 수 있는 바와 같이, 메모리셀 어레이 영역(40)의 단부에서 레지스트 패턴까지의 거리가 0.45μm∼1.35μm의 범위내에 있으면, 플로우각 θ가 15도 이하로 된다. 또한, BPSG막(10)에서의 메모리셀 어레이 영역(40)에 대하여 에칭을 행하지 않고, BPSG막막(10)에 900℃의 질소 분위기에서 40분간의 열처리를 행하여 BPSG막(10)을 리플로우시킨 경우에는, 플로우각 θ는 29.5도 였따.
이하, 본 발명의 제2실시예에 대해서 도면을 참조하여 설명하기로 한다.
제7도∼제11도는 제2실시예에 의한 반도체 기억장치의 제조방법에 대한 각 공정을 도시한 단면도이다.
우선, 제7도에 도시된 바와 같이, 제1실시예와 마찬가지로 반도체 기판(1)상의 메모리셀 어레이 영역(40)에 워드선(5), 비트선(6), 전하 축적전극(7), 용량 절연막(8) 및 플레이트 전극(9)을 순차 형성한 후, 플레이트 전극(9)상에 주변회로 영역(30)이 개구된 레지스트 패턴(11)을 형성한다.
다음에, 제8도에 도시된 바와 같이, 절연막(20)상에서의 레지스트 패턴(11)이 개구하고 있는 영역, 즉 주변회로 영역(30)에 액상 성장법에 의해 단차 완화용의 절연막인 SiO2막(이하, LPD. SiO2라 함)(12)을 막두께 500nm로 선택적으로 성장시킨다. 또한, K.Kanba등이 1991년의 IEDM(IEDM Tech Dig., P.637, 1991)에서 보여주는 바와 같이 LPD. SiO2(12)는 레지스트 패턴(11)을 마스크로 하여 SiO2로 되는 절연막(20)을 선택적으로 성장시키는 것에 의해 형성할 수 있다.
다음으로, 제9도에 도시된 바와 같이, 열 유동성을 갖는 절연막으로서의 BPSG막(10)을 막두께 1300nm로 퇴적한다. 이 경우, 제8도에 도시된 바와 같이, 레지스트 패턴(11)을 플레이트 전극(9)의 단부보다도 조금 더 주변회로 영역(30)측을 향해 연장된 형상으로 하여 둠으로써, 제9도에 도시된 바와 같이 BPSG막(10)에서의 주변회로 영역(30)의 가장자리부에 메모리셀 어레이 영역(40)을 에워싸는 요(凹)부(51)가 형성된다. 이로 인해 BPSG막(10)의 단차부(35)가 요(凹)부(51)에 충전되기 때문에, 제1실시예의 변형예와 마찬가지로, 다음공정에서 BPSG막(10)을 리플로우한 때의 단차부(35)의 플로우각이 완화된다.
다음으로, BPSG막(10)에 대하여 900℃ 온도의 질소 분위기에서 40분간의 열처리를 행하여 리플로우함으로써 제10도에 도시된 바와 같이, BPSG막(10)을 평탄화한다.
다음에, 제11도에 도시된 바와 같이 BPSG막(10)에 대해서 500nm의 두께만큼 전면 에치백을 행하여 플레이트 전극(9)상에 층간 절연막을 형성한다.
상기의 각 공정에 의해서 메모리셀 어레이 영역(40)과 주변회로 영역(30)의 절대단차(15)는 약 500nm로 되어 다음 공정에서의 배선패턴의 형성을 극히 용이하게 행할 수 있다. 이 경우 절대단차(15)는 SiO2막(12)의 막두께에 의해서 조정 가능하고, 또, SiO2막(12)의 막두께에 대해서는, 전하 축적전극(7)의 높이와 플레이트 전극(9)의 막두께와의 합계 이내이면 적절히 선택 가능하고 SiO2막(12)의 표면이 플레이트 전극(9)의 표면과 동일면이 되도록 해도 좋다.
그후, BPSG막(10)에 대해서 막두께 500nm만큼 전면 에치백을 행함으로써 플레이트 전극(9)상에 층간 절연막을 형성한다.
이후, 공지의 기술에 의해 금속배선을 형성하여 DRAM을 완성시킨다.
또한, 제2실시예에 있어서는, BPSG막(12)에 대한 열처리 후에 500nm의 에치백을 행하고 있지만, 후공정에서의 금속 콘택트 형성에 지장이 없는 범위에서 에치백량을 설정할 수 있다.
이하, 본 발명의 제3실시예에 대해 도면을 참조하여 설명하기로 한다.
제12도∼제15도는 본 발명의 제3실시예에 의한 반도체 기억장치의 제조방법의 각 공정을 도시한 단면도이다.
우선, 제12도에 도시된 바와 같이 제1실시예와 마찬가지로, 반도체 기판(1)상의 메모리셀 어레이 영역(40)에 워드선(5), 비트선(6), 전하 축적전극(7) 및 용량 절연막(8)을 순차 형성한 후, 플레이트 전극(9)(제13도 참조)으로 되는 DSP(13)를 200nm의 막두께로 성장시킨다. 그후, DSP(13)상에 플레이트 전극영역을 규정하는 레지스트 패턴(11)을 형성한다.
다음에, 제13도에 되시된 바와 같이 레지스트 패턴(11)을 마스크로 하여 DSP(13)에 대하여 에칭을 행함으로써 플레이트 전극(9)을 형성한 후, 계속 레지스트 패턴(11)을 마스크로 하여 절연막(20)에서의 주변회로 영역(30)에 단차 완화용의 절연막인 LDP.SiO2막(12)을 500nm의 막두께로 선택적으로 성장시킨다.
다음으로, 제14도에 도시된 바와 같이, 열 유동성을 갖는 절연막으로서의 BPSG막(10)을 1300nm의 막두께로 퇴적한다.
다음에, 제15도에 도시된 바와 같이 BPSG막(10)에 대하여 900℃ 온도의 질소 분위기에서 40분간의 열처리를 행하여 리플로우시킴으로써, BPSG막(10)의 평탄화를 행한다. 그후, BPSG막(10)에 대해서 500nm의 두께만큼 전면 에치백을 행하여 플레이트 전극(9)상에 층간 절연막을 형성한다.
상기 각 공정에 의해, 메모리셀 어레이 영역(40)과 주변회로 영역(30) 사이의 단차부(35)의 절대단차(15)는 약 500nm로 되어 후공정에서의 배선패턴의 형성을 극히 용이하게 행할 수 있다. 이 경우, 절대단차(15)는 SiO2막(12)의 막두께에 의해서 조정 가능하고, 또, SiO2막(12)의 막두께에 대해서는 전하 축적전극(7)의 높이와 플레이트 전극(9)의 막두께의 합계 이내이면 적절히 선택 가능하고, SiO2막(12)의 표면이 플레이트 전극(9)의 표면과 동일면이 되도록 해도 좋다.
또한 플레이트 전극(9)을 형성하기 위한 레지스트 패턴(11)을, LCD.SiO2를 선택적으로 성장시키는 마스크에도 겸용하기 때문에, 포토링 공정을 증가시키지 않고 BPSG막(10)의 평탄화를 실현할 수 있다.
이후 공지의 기술로 금속배선을 형성하여 DRAM을 완성시킨다.
[발명의 효과]
제1청구항의 발명에 의한 반도체 기억장치의 제조방법에 의하면, 메모리셀 어레이 영역이 개구한 레지스트 패턴을 마스크로 하여 층간 절연막에 대하여 에칭을 행하고 층간 절연막에서의 메모리셀 어레이 영역의 상측 부분을 제거한 후에 층간 절연막을 리플로우하기 때문에, 층간 절연막에서의 메모리셀 어레이 영역은 주변회로 영역에 비해서 에칭에 의해 제거된 막두께만큼 얇게되어 층간 절연막의 단차부의 절대단차 및 플로우각이 감소하므로 스택형의 메모리셀을 갖는 DRAM에 있어 후의 배선패턴의 형성이 용이하게 되고, 콘택트의 신뢰성이 향상하여 레지스트 패턴 형성시에서의 치수 분산을 억제할 수 있다.
이 때문에 종래에는 전하 축적전극이 높아지는 것을 방지하기 위해서 복잡한 구조의 메모리셀 어레이를 채용하고 있었지만, 제1청구항의 발명에 의하면, 단순한 구조로 또한 높은 전하 축적전극을 형성해도 전하 축적용량을 확보할 수 있기 때문에 복잡한 구조의 메모리셀 어레이의 형성에 수반한 공정수의 증가를 초래하지 않고, 미세한 배선패턴을 갖는 스택형의 메모리셀을 갖는 DRAM을 여유있게 제조할 수 있고, 수율을 크게 향상시킬 수 있다.
제2청구항의 발명에 의한 반도체 기억장치의 제조방법에 의하면, 층간 절연막에서의 주변회로 영역의 가장자리부에 메모리셀 어레이 영역을 에워싸는 철(凸)부가 잔존하도록 레지스트 패턴을 형성하기 때문에 층간 절연막을 리플로우한 때에 층간 절연막의 철(凸)부가 메모리셀 어레이 영역과 주변회로 영역과의 사이의 단차부 및 주변회로 영역에 유입하고, 단차부의 폭이 크게 되므로 플로우각이 보다 한층 작게 되어 콘택트의 신뢰성이 보다 한층 향상된다.
제3청구항의 발명에 의한 반도체 기억장치의 제조방법에 의하면, 층간 절연막의 철(凸)부와 메모리셀 어레이 영역과의 사이에 간격이 있기 때문에 철(凸)부가 에칭에 의해 제거된 영역에 유입하는 사태를 회피할 수 있으므로, 플로우각이 보다 한층 작게 되어 콘택트의 신뢰성이 보다 한층 향상된다.
제4청구항의 발명에 의한 반도체 기억장치의 제조방법에 의하면, 층간 절연막에서의 주변회로 영역의 가장자리부에 메모리셀 어레이 영역을 둘러싸는 요(凹)부가 잔존하도록 레지스트 패턴을 형성하기 때문에 층간 절연막의 단차부가 요(凹)부로 유입하고, 이에 수반하여 층간 절연막에서의 메모리셀 어레이 영역의 가장자리부도 단차부측에 유입하여 단차부의 폭이 크게되므로, 플로우각이 보다 한층 작게 되어 콘택트의 신뢰성이 보다 한층 향상된다.
제5청구항의 발명에 의한 반도체 기억장치의 제조방법에 의하면, 층간 절연막의 요(凹)부와 메모리셀 어레이 영역과의 사이에 간격이 있기 때문에, 층간 절연막의 단차부가 요(凹)부에 유입할 때 이 단차부가 주변회로측으로 흐르고, 단차부의 폭이 크게되어 플로우각보다 한층 작아져서 콘택트의 신뢰성이 보다 향상된다.
제6청구항의 발명에 의한 반도체 기억장치의 제조방법에 의하면, 주변회로 영역이 개구한 레지스트 패턴을 마스크로 하여 반도체 기판상의 주변회로 영역에 단차 완화용의 절연막을 형성한 후에 반도체 기판상의 메모리셀 어레이 영역 및 주변회로 영역에 열 유동성을 갖는 층간 절연막을 형성하기 때문에, 반도체 기판의 주변회로 영역은 미리 높여져 있고, 층간 절연막의 단차부의 절대단차 및 플로우각이 감소하므로 스택형의 메모리셀을 갖는 DRAM에 있어 후의 배선패턴의 형성이 용이하게 되어, 콘택트의 신뢰성이 향상되고, 레지스트 패턴 형성시에서의 치수분산을 억제할 수 있다.
제7청구항의 발명에 의한 반도체 기억장치의 제조방법에 의하면, 단차 완화용의 절연막은 반도체 기판상에 액상 성장법에 의해 형성된 SiO2막이기 때문에 단차 완화용 절연막의 형성이 용이하다.
제8청구항의 발명에 의한 반도체 기억장치의 제조방법에 의하면, 층간 절연막에서의 주변회로 영역의 가장자리부에 메모리셀 어레이 영역을 에워싸는 요(凹)부가 잔존하도록 레지스트 패턴을 형성하기 때문에 제4청구항의 발명과 마찬가지로, 층간 절연막에서의 메모리셀 어레이 영역의 가장자리부가 단차부측으로 유입하고, 단차부의 폭이 크게되므로 플로우각이 보다 작아져서 콘택트의 신뢰성이 한층 향상된다.
제9청구항의 발명에 의한 반도체 기억장치의 제조방법에 의하면, 주변회로 영역이 개구한 레지스트 패턴을 마스크로 하여 반도체 기판상의 주변회로 영역에 단차 완화용의 절연막을 형성한 후에 반도체 기판상의 메모리셀 어레이 영역 및 주변회로 영역에 열 유동성을 갖는 층간 절연막을 형성하기 때문에, 제6청구항의 발명과 마찬가지로 층간 절연막의 단차부의 절대단차 및 플로우각이 감소하고, 스택형의 메모리셀을 갖는 DRAM에 있어 후의 배선패턴의 형성이 용이하여 콘택트의 신뢰성이 향상되고, 레지스트 패턴 형성시에서의 치수분산을 억제할 수 있다.
또한 단차 완화용 절연막을 형성하기 위한 레지스트 패턴으로서 플레이트 전극 형성용의 레지스트 패턴을 이용하기 때문에 단차 완화용 절연막을 위한 레지스트 패턴을 형성하는 공정을 생략할 수 있다.
제10청구항의 발명에 의한 반도체 기억장치의 제조방법에 의하면, 단차 완화용 절연막은 반도체 기판상에 액상 성장법에 의해 형성된 SiO2막이기 때문에 단차 완화용 절연막의 형성이 용이하다.
제11청구항의 발명에 의한 반도체 기억장치의 제조방법에 의하면 층간 절연막에서의 패턴의 가장자리부에 메모리셀 어레이 영역을 둘러싸는 요(凹)부가 잔존하도록 레지스트 패턴을 형성하기 때문에 제4청구항의 발명과 마찬가지로 층간 절연막에서의 메모리셀 어레이 영역의 가장자리부가 단차부측으로 유입하여 단차부의 폭이 크게 되므로 플로우각이 보다 작아져서 콘택트의 신뢰성이 한층 향상된다.
Claims (11)
- 반도체 기판상의 메모리셀 어레이 영역에 워드선, 비트선 및 전하 축적전극을 각각 형성하는 제1공정과, 상기 전하 축적전극상에 용량 절연막을 개재하여 플레이트 전극을 형성하는 제2공정과, 반도체 기판상의 메모리셀 어레이 영역 및 주변회로 영역에 열 유동성을 갖는 층간 절연막을 형성하는 제3공정과, 상기 층간 절연막상에 메모리셀 어레이 영역이 개구한 레지스터 패턴을 형성하는 제4공정과, 상기 레지스트 패턴을 마스크로 하여 상기 층간 절연막에 대하여 에칭을 행함으로써 상기 층간 절연막에서의 메모리셀 어레이 영역의 상측 부분을 제거하는 제5공정과, 상기 레지스트 패턴을 제거한 후 상기 층간 절연막을 가열하여 리플로우하는 제6공정을 구비하고 있는 것을 특징으로 하는 반도체 기억장치의 제조방법.
- 제1항에 있어서, 상기 제4공정은, 상기 제5공정에서 상기 층간 절연막에서의 주변회로 영역의 가장자리부에 메모리셀 어레이 영역을 둘러싸는 철(凸)부가 잔존하도록 상기 레지스트 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
- 제2항에 있어서, 상기 제4공정은, 상기 제5공정에 있어서 메모리셀 어레이 영역과의 사이에 간격을 두고 상기 철(凸)부가 잔존하도록 상기 레지스트 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
- 제1항에 있어서, 상기 제4공정은, 상기 제5공정에 있어서 상기 층간 절연막에서의 주변회로 영역의 가장자리부에 메모리셀 어레이 영역을 에워싸는 요(凹)부가 형성되도록 상기 레지스트 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
- 제4항에 있어서, 상기 제4공정은, 상기 제5공정에 있어서 메모리셀 어레이 영역과의 사이에 간격을 두고, 상기 요(凹)부가 형성되도록 상기 레지스트 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
- 반도체 기판상의 메모리셀 어레이 영역에 워드선, 비트선 및 전하 축적전극을 각각 형성하는 제1공정과, 상기 전하 축적전극상에 용량 절연막을 개재하여 플레이트 전극을 형성하는 제2공정과, 반도체 기판상의 메모리셀 어레이 영역 및 주변회로 영역에 주변회로 영역이 개구한 레지스트 패턴을 형성하는 제3공정과, 상기 레지스트 패턴을 마스크로 하여 반도체 기판상의 주변회로 영역에 단차 완화용의 절연막을 형성하는 제4공정과, 상기 레지스트 패턴을 제거한 후, 반도체 기판상의 메모리셀 어레이 영역 및 주변회로 영역에 열 유동성을 갖는 층간 절연막을 형성하는 제5공정과, 상기 층간 절연막을 가열하여 리플로우하는 제6공정을 구비하고 있는 것을 특징으로 하는 반도체 기억장치의 제조방법.
- 제6항에 있어서, 상기 제4공정에서의 단차 완화용 절연막은 반도체 기판상에 액상 성장법에 의해 형성된 SiO2막인 것을 특징으로 하는 반도체 기억장치의 제조방법.
- 제6항에 있어서, 상기 제3공정은, 상기 제5공정에 있어 형성하는 층간 절연막에서의 주변회로 영역의 가장자리부에 메모리셀 어레이 영역을 포함하는 요(凹)부가 형성되도록 상기 레지스트 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
- 반도체 기판상의 메모리셀 어레이 영역에 워드선, 비트선 및 전하 축적전극을 각각 형성하는 제1공정과, 반도체 기판상의 메모리셀 어레이 영역 및 주변회로 영역에 용량 절연막으로 되는 절연막을 형성한 후, 이 절연막상에 플레이트 전극으로 되는 도전막을 형성하는 제2공정과, 상기 도전막상에 주변회로 영역이 개구한 플레이트 전극 형성용의 레지스트 패턴을 형성하는 제3공정과, 상기 레지스트 패턴을 마스크로 하여 상기 도전막에 대하여 에칭을 행함으로써 상기 도전막으로 되는 플레이트 전극을 형성하는 제4공정과, 상기 레지스트 패턴을 마스크로 하여 반도체 기판상의 주변회로 영역에 단차 완화용의 절연막을 형성하는 제5공정과, 상기 레지스트 패턴을 제거한 후, 반도체 기판상의 메모리셀 어레이 영역 및 주변회로 영역에 열 유동성을 가지는 층간 절연막을 형성하는 제6공정과, 상기 층간 절연막을 가열하여 리플로우하는 제7공정을 구비하고 있는 것을 특징으로 하는 반도체 기억장치의 제조방법.
- 제9항에 있어서, 상기 제5공정에서의 단차 완화용의 절연막은 반도체 기판상에 액상 성장법에 의해 형성된 SiO2막인 것을 특징으로 하는 반도체 기억장치의 제조방법.
- 제9항에 있어서, 상기 제3공정은, 상기 제5공정에서 형성하는 층간 절연막에서의 주변회로 영역의 가장자리부에 메모리셀 어레이 영역을 에워싸는 요(凹)부가 형성되도록 상기 레지스트 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
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