KR100330713B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 기판상에 게이트 전극이 질화막 스페이서에 의해 둘러싸인 트랜지스터를 형성한 뒤, 산화막을 이용하여 층간절연막을 증착한다. 상기 층간절연막 상부에 마스크 패턴을 형성한다. 그리고 나서, 상기 스페이서 절연막에 대한 식각선택비가 높은 식각에천트를 이용하여 상기 마스크 패턴에 따라 상기 층간절연막을 식각함으로써, 기판의 활성영역을 노출시키는 셀프-얼라인 개구를 형성한 뒤, 상기 개구 내부에 도전물을 채워넣음으로써, 셀프-얼라인된 패드 콘택을 형성한다. 본 발명에서는, 상기 층간절연막을 식각함에 있어서, 층간절연막에 대한 질화막의 식각선택비가 높은 식각에천트로서 C5F8이 포함된 개스를 사용함으로써, 보이드의 발생없이 보다 미세한 패드 콘택을 형성할 수 있다.

Description

반도체 장치의 제조 방법{Method of manufacturing semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 패드콘택을 가지는 반도체 장치의 제조 방법에 관한 것이다.
최근 고집적 메모리 장치의 디자인-룰은 1 메가비트(Mbit)-급 다이나믹 랜덤 억세스 메모리(dynamic random access memory; DRAM) 시대의 약 1μm 수준에서 기가비트(Gbit)-급 DRAM에서는 약 0.15㎛ 수준으로 작아지고 있다. 이에 따라, 실리콘 기판에 대한 전기적인 접촉부인 콘택홀의 치수도 점차 축소되고 있으며, 수직 방향으로는 3차원 캐패시터 구조 등을 적용함에 따라 콘택홀의 종횡비(Aspect Ratio)도 점차 높아지는 경향을 보이고 있다. 이러한 콘택홀 직경의 축소 및 높은 종횡비는 후속의 사진식각 공정에 큰 부담이 되고 있다. 또한, 디자인-룰은 공정 한계를 나타내는 인자가 되는데, 딥-서브마이크론(deep submicron)급 디자인-룰에서의 정렬 공차(align tolerance)는 반도체 장치의 치명적인 오류(fail)를 결정하는 주된 요인이 되고 있다.
특히, DRAM에서의 기술 변화는 한정된 단위 면적에서 캐패시턴스를 증대시키기 위해 모든 노력이 집중되어 왔고, 그에 따라 초기의 평면 셀 캐패시터 구조에서 스택형 또는 트렌치형 캐패시터 구조로 변화되어 왔다. 또한, 스택형 캐패시터 구조에서도 실린더(clyinder)형 캐패시터 또는 핀(fin)형 캐패시터 등과 같이 유효 캐패시터 면적을 증대시킬 수 있는 구조로 기술 변화가 이루어져 오고 있다.
이러한 기술 변화를 공정 순서의 관점에서 살펴보면, 비트라인 형성 이전에 캐패시터를 형성하는 CUB(Capacitor Under Bit-line) 구조에서 보다 큰 캐패시턴스를 얻기 위해 비트라인 형성 이후에 캐패시터를 형성하는 COB(Capacitor Over Bit-line) 구조로 변경되었다. 이러한 COB 구조는 비트라인 형성 이후에 캐패시터를 형성하는 것이므로 비트라인 공정 마진에 관계없이 캐패시터를 형성하는 것이 가능하여 제한된 면적내에서 최대한 셀의 캐패시턴스를 증대시킬 수 있다는 장점을 가진다. 반면에, 이러한 COB 구조는 게이트 전극, 비트라인 및 층간절연막이 적층되어 있어 캐패시터의 하부전극인 스토리지 전극과 트랜지스터의 소오스 영역을 전기적으로 접속시키기 위한 매몰 콘택홀(buried contact hole) 및 트랜지스터의 드레인 영역과 비트라인을 전기적으로 접속시키기 위한 비트라인 콘택홀이 오픈되지 못하거나 콘택 내부에 보이드(void)가 발생되는 등의 문제가 발생한다.
이에 따라 상기 매몰 콘택홀 및 비트라인 콘택홀을 용이하게 형성하기 위하여, 메모리 셀 영역의 활성 영역 상부에 랜딩 패드(landing pad) 역할을 하는 패드 콘택을 형성하여 콘택홀들의 종횡비를 감소시키는 방법이 사용되고 있다.
도 1a 및 도 1b는 종래 방법에 따른 패드 콘택 제조방법을 나타내는 단면도들이다.
먼저 도 1a를 참조하면, 소자분리막(12)에 의해 활성 영역 및 비활성 영역이 구분되어진 반도체 기판(10) 상부에 게이트 산화막(도시하지 않음)을 개재하여 폴리실리콘(14)을 형성한다. 이어서, 상기 폴리실리콘(14)의 상부에 티타늄(Ti), 코발트(Co)등의 고용융점 금속을 이용하여 실리사이드(16)를 형성하고 양 측벽으로는 절연막 스페이서(18)를 형성하여 게이트(19)를 형성한다. 이어서, 상기 게이트(19)를 이온주입 마스크로서 이용하여 반도체 기판(10)의 표면에 불순물을 이온주입하여 소오스 영역(도시하지 않음) 및 드레인 영역(21)을 형성함으로써 트랜지스터를 완성한다.
계속해서, 상기 트랜지스터가 형성되어 있는 반도체 기판(10) 전면 상부에 층간절연막으로서 산화막(22)을 증착한 뒤, 사진 공정을 통해 후속의 식각 공정시 상기 산화막(22)의 식각마스크로서 기능할 감광막 패턴(24)을 형성한다. 상기 감광막 패턴(24)을 식각마스크로 이용하여 상기 산화막(22)을 식각하여 상기 산화막(22)의 소정영역, 보다 상세하게는 상기 트랜지스터의 소오스 영역 및 드레인 영역(21)을 노출시키는 콘택개구(26)를 형성한다.
도 1b를 참조하면, 에싱 및 스트립 공정을 이용하여 상기 감광막 패턴(24)과 이물질을 제거한 뒤, 결과물의 상부에 폴리실리콘을 증착한 뒤, 이를 사진 및 식각공정을 통해 패터닝함으로써 패드 콘택(28)을 완성한다.
상술한 종래의 방법에 의하면, 보다 미세한 면적의 패드 콘택을 형성하기 위해 통상적으로 상기 패터닝된 감광막 패턴(24)을 리플로우(reflow)하는 공정이 진행되며, 설령 이러한 리플로우 공정을 수행한다 하더라도 반도체 장치의 고집적화에 따른 미스얼라인(misalign)으로 인하여 0.2㎛ 이하의 미세한 패드 콘택은 구현하기 어렵다. 또한, 상기한 감광막 패턴(24)과 패드 콘택(28)을 형성하기 위해 두 번의 사진 공정이 필수적으로 수반되어야 하므로 제조 공정이 증가되는 단점이 있다.
도 2a 및 도 2b는 종래의 또 다른 방법인 셀프-얼라인을 이용한 패드 콘택 제조공정을 나타내는 단면도들이다.
도 2a를 참조하면, 상기 도 1a에서와 같이 소자분리막(12)에 의해 활성 영역 및 비활성 영역이 구분되어진 반도체 기판(10) 상부에 게이트 산화막(도시하지 않음)을 개재하여 폴리실리콘(14)을 형성한다. 이어서, 상기 폴리실리콘(14) 상부에 텅스텐 실리사이드(15), 질화막(17) 및 후속의 식각공정시 식각저지막으로서 기능하는 두께 'A'의 질화막 스페이서(18)를 더 형성하여 게이트(19)를 형성한다. 이어서, 상기 게이트(19)를 이온주입 마스크로서 이용하여 반도체 기판(10)의 표면에 불순물을 이온주입하여 소오스 영역(도시하지 않음) 및 드레인 영역(21)을 형성함으로써 트랜지스터를 완성한다.
계속해서, 상기 트랜지스터가 형성되어 있는 반도체 기판(10) 상부에 층간절연막으로서의 산화막(22) 및 감광막 패턴(24)을 형성한 뒤, 상기 감광막 패턴(24)을 식각마스크로서 이용하여 산화막(22)을 하부로 식각한다. 그 결과, 상기 게이트(19)와 인접한 게이트 사이에 셀프-얼라인 콘택개구(27)가 형성된다.
도 2b를 참조하면, 상기 콘택개구(27)가 형성되어 있는 결과물의 상부에 폴리실리콘을 증착한 뒤, 이를 에치백함으로써 셀프-얼라인 패드 콘택(29)을 형성한다.
상술한 셀프-얼라인 패드 콘택 제조 방법에 따르면, 상기 질화막(17) 및 질화막 스페이서(18)로 인해 콘택개구(27)를 형성하기 위한 사진공정시 공정마진이 확보되어 보다 미세한 패드 콘택을 형성할 수 있는 장점이 있다. 그러나, 반도체 장치가 점차 고집적화됨에 따라 게이트와 게이트 사이의 간격 또한 줄어들게 되고, 이에 따라 식각저지막으로서 기능하는 상기 질화막 스페이서(18)의 두께 또한 점차 얇아지게 되어 결국 게이트와 패드 콘택간에 전기적 단락이 유발되는 문제점이 있다. 또한, 게이트와 게이트 사이의 간격이 좁아짐에 따라 패드 콘택과 활성영역의접촉면적이 감소하여 DC저항이 증가되는 단점이 있다.
한편, 상기한 셀프-얼라인 공정을 이용하여 패드 콘택을 제조하는 경우에 있어서, 상기 층간절연막인 산화막(22)을 식각하기 위해 C4F8가스가 함유된 혼합가스를 식각에천트로서 사용하고 있는데, 이러한 C4F8가스는 산화막(22)에 대한 질화막의 식각선택비가 낮다. 따라서, 상기 산화막(22) 식각시 질화막(17) 및 질화막 스페이서(18) 또한 동시에 식각되어 게이트와 패드 콘택간의 전기적 단락이 한층 더 심화될 우려가 있다. 또한, 이러한 전기적 단락문제를 해소하고자 질화막 스페이서(18)를 두껍게 형성할 경우에는 콘택개구의 종횡비가 증가되어 도 2b에 도시되어 있는 것과 같이, 패드 콘택 내부에 보이드(참조부호 'B')가 발생되어 반도체 장치의 신뢰성이 저하되는 문제점이 있다.
따라서 본 발명의 목적은, 게이트와 패드 콘택간의 전기적 단락을 방지할 수 있는 반도체 장치의 제조 방법을 제공함에 있다.
본 발명의 다른 목적은, 보이드의 발생없이 미세한 패드 콘택을 형성할 수 있는 반도체 장치의 제조 방법을 제공함에 있다.
상기 목적들을 달성하기 위해서 본 발명에서는, 반도체 기판상에 게이트 전극이 절연막 스페이서에 의해 둘러싸인 트랜지스터를 형성한 뒤, 층간절연막을 증착하는 단계와; 상기 층간절연막 상부에 마스크 패턴을 형성하는 단계와; 상기 스페이서 절연막에 대한 식각선택비가 높은 식각에천트를 이용하여 상기 마스크 패턴에 따라 상기 층간절연막을 식각함으로써, 기판의 활성영역을 노출시키는 셀프-얼라인 개구를 형성하는 단계와; 상기 개구 내부에 도전물을 채워넣어 콘택을 형성하는 단계를 구비함을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 스페이서 절연막은 질화막으로 형성하며, 층간절연막은 산화막으로 형성한다.
바람직하게는, 상기 층간절연막은 산화막에 대한 질화막의 식각선택비가 약 10:1 이상인 식각에천트를 사용하여 식각한다.
바람직하게는, 상기 식각에천트는 C5F8를 포함하는 개스로서, C5F8/Ar/CO 또는 C5F8/Ar/CO/O2중의 어느 하나를 사용한다.
도 1a 및 도 1b는 종래 방법에 따른 패드 콘택 제조방법을 나타내는 단면도들이다.
도 2a 및 도 2b는 종래의 또 다른 방법인 셀프-얼라인을 이용한 패드 콘택 제조 방법을 나타내는 단면도들이다.
도 3a 내지 도 3c는 본 발명의 바람직한 실시예에 따른 셀프-얼라인 패드 콘택 제조 방법을 설명하기 위한 단면도들이다.
도 4a 및 도 4b는 각각 C4F8및 C5F8의 격자 구조도이다.
도 5는 C4F8가스와 C5F8가스의 산화막 식각후, 잔류하는 질화막의 양을 비교하기 위해 나타낸 그래프이다.
도 6는 C5F8의 유량에 따른 산화막의 식각율과, 산화막에 대한 질화막의 식각선택비를 나타내는 그래프이다.
도 7은 C5F8를 적용하여 셀프-얼라인 콘택형성을 위한 식각공정시, 콘택개구의 사이즈와 깊이에 따른 로딩효과를 나타내는 그래프이다.
도 8은 C5F8를 적용하여 셀프-얼라인 콘택형성을 위한 식각공정시, 콘택개구의 사이즈와 게이트의 측벽에 형성되는 질화막 스페이서의 사이즈에 따른 로딩효과를 나타내는 그래프이다.
도 9는 콘택개구의 종횡비에 따른 폴리머 증착두께를 나타내는 그래프이다.
도 10 및 도 11은 C4F8과 C5F8의 XPS 분석 결과를 나타낸다.
도 12는 HDP로 이루어진 층간절연막을 식각하기 위한 식각에천트중 O2의 유량에 따른 식각율과 콘택개구의 각도 변화를 나타내는 그래프이다.
〈도면의 주요 부분에 대한 보호의 설명 〉
100: 반도체 기판 102: 필드 산화막
104: 폴리실리콘 106: 텅스텐 실리사이드
107: 질화막 108: 질화막 스페이서
110: 게이트 112: 드레인 영역
114: 층간절연막 116: 감광막 패턴
120: 콘택개구 122: 패드 콘택
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다. 도면들중 동일한 구성요소들은 가능한한 어느 곳에서든지 동일한 부호들로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.
도 3a 내지 도 3c는 본 발명의 바람직한 실시예에 따른 패드 콘택 제조공정을 설명하기 위한 단면도들이다.
먼저, 도 3a를 참조하면, 통상의 소자분리 공정에 의해 반도체 기판(100)의상부에 필드 산화막(102)을 형성함으로써 반도체 기판(100)을 활성 영역과 비활성 영역으로 구분한다. 이어서, 열산화 공정을 통해 기판(100)의 상부에 게이트 산화막(도시하지 않음)을 형성한 후, 그 상부에 폴리실리콘(104) 및 고속동작을 구현하기 위한 텅스텐 실리사이드(106), 그리고 질화막(SiN)(107)을 차례로 형성한다. 그리고 나서, 상기 폴리실리콘(104), 텅스텐 실리사이드(106) 및 질화막(107)의 측벽에 절연막, 예컨대 질화막(SiN)을 이용하여 두께 'C'의 질화막 스페이서(108)를 형성하여 게이트(110)를 완성한다. 여기서, 상기 질화막 스페이서(108)는 후속의 식각공정으로부터 상기 폴리실리콘(104) 및 텅스텐 실리사이드(106)를 보호하는 식각저지막으로서 기능한다.
계속해서, 상기 질화막 스페이서(108)를 구비한 게이트(110)를 자기정렬된 이온주입 마스크로서 이용하여 반도체 기판(100)의 표면에 불순물을 이온주입한다. 그 결과, 반도체 기판(100)에 소오스 영역(도시하지 않음) 및 드레인 영역(112)이 형성된다. 상기 결과물의 상부에 비교적 낮은 온도, 예컨대 약 400℃∼450℃의 온도하에서 HDP(High Density Plasma) 산화막을 성장시켜 층간절연막(114)을 형성한다. 상기 HDP 산화막은 BPSG(Boron Phosphorus Silicated Glass)에 비하여 식각속도가 느리고 로딩효과(loading effect)에 취약하다는 단점이 있으나, 상기 BPSG는 약 850℃의 고온하에서 성장되는데 비하여 상기와 같은 비교적 낮은 온도에서 성장되므로 열-다발(thermal-budget)이 유발되지 않는 장점이 있다. 이어서, 상기 층간절연막(114)의 상부에 상기 층간절연막(114)을 패터닝하기 위한 마스크로서 기능할 감광막 패턴(116)을 형성한다.
도 3b를 참조하면, 상기 감광막 패턴(116)을 식각마스크로서 이용하여 상기 층간절연막(114)의 소정영역에 콘택개구를 형성하기 위한 식각공정(118)을 실시한다. 이때, 상기 식각공정(118)에 사용되는 식각에천트로서는 산화막에 대한 질화막의 식각선택비가 약 10:1 이상인 식각에천트를 사용하는 것이 바람직하다. 예컨대, 상기 식각에천트로서는 C5F8(옥타플루오르사이클펜텐) 가스가 포함된 식각에천트를 이용하는 것이 바람직하며, 이러한 식각에천트로서는 C5F8/Ar/CO 또는 C5F8/Ar/CO/O2가 이용될 수 있다. 그리고, 상기 식각공정(118)시 C5F8는 약 5∼15 sccm(standard cubic centimeter perminute), Ar는 약 200∼500 sccm, CO는 약 200∼400 sccm, 그리고 O2는 약 1∼5 sccm의 유량을 유지하도록 하는 것이 바람직하다.
본 발명에 사용되는 상기 C5F8가스는 비록 종래의 C4F8가스에 비해 식각공정시 산화막에 대한 질화막의 식각선택비를 좌우하는 폴리머(polymer)의 증착량은 적으나, 결합력이 강한 C-C 폴리머를 다량 함유하고 있어 종래의 C5F8가스를 사용하였을 경우보다 식각선택비를 약 50% 정도 증가시킬 수 있는 장점이 있다.
이처럼 본 발명에서는 산화막에 대한 질화막의 식각선택비가 매우 우수한 C5F8를 포함하는 가스를 식각에천트로서 사용함으로써, 약 0.10㎛의 초미세 콘택개구(120)를 형성하게 된다.
도 3c를 참조하면, 에싱 및 스트립 공정으로 상기 감광막 패턴(116)과 폴리머등의 이물질을 제거한다. 이어서, 상기 결과물의 상부에 도전막, 예컨대 폴리실리콘을 증착하고 이를 에치백 또는 화학 물리적 연마(chemical mechanical polishing; CMP) 공정으로 평탄화하여 패드 콘택(122)을 형성한다. 이어서, 도시하지는 않았지만, 상기 결과물의 상부에 도전물을 증착하고 이를 패터닝하여 상기 패드 콘택(122)과 접속되는 비트라인을 형성한다.
상술한 바와 같이, 본 발명에서는 산화막에 대한 질화막의 식각선택비가 우수한 C5F8를 포함하는 식각에천트를 사용하여 층간절연막(114)을 식각함으로써, 종래에 비해 질화막 스페이서(108)의 두께를 보다 얇게 형성할 수 있어 고집적 소자에 유리하다. 또한, 질화막 스페이서(108)의 두께를 보다 얇게 형성함에 따라 패드 콘택(122)과 기판(100)과의 접촉면적이 증가되어 DC저항이 감소되는 장점이 있다.
도 4a 및 도 4b는 각각 C4F8및 C5F8의 격자 구조를 나타낸다.
도시되어 있는 바와 같이, C4F8는 4각형의 단순 직쇄형을 이루고 있으나, C5F8는 5각형의 복잡한 네트워크 구조를 이루고 있다. 따라서, 산화막 식각시 C5F8가스는 C4F8가스에 비해 증착되는 폴리머의 양은 적으나, 결합력이 강한 이중 결합, 즉 C-C 결합으로 인한 폴리머를 다량 함유하고 있어 산화막에 대한 질화막 스페이서(108)의 식각선택비는 종래의 C4F8가스를 사용할 때에 비해 최대 50% 증가하는 특징이 있다. 또한, 상기 C5F8가스는 대기중에서의 라이프 타임이 짧아 대기 오염에 영향을 미치지 않는 우수한 장점을 가진다.
도 5는 종래의 C4F8가스와 본 발명에 사용되는 C5F8가스의 산화막 식각후,잔류하는 질화막의 양을 비교하기 위해 나타낸 그래프이다.
그래프를 참조하면, X축은 최초 증착된 질화막의 두께범위를 나타내며, Y축은 산화막 식각후 잔존하는 질화막의 두께범위를 나타낸다. 라인 L1은 콘택개구의 종횡비가 1.2인 조건에서 C4F8가스 적용시의 식각결과를 나타내며, 라인 L2는 콘택개구의 종횡비가 상기 1.2의 두배를 넘는 2.9인 조건에서 C5F8가스 적용시의 식각결과를 나타낸다.
도시된 바와 같이, 질화막의 두께가 동일할 경우에 종래의 C4F8가스를 사용하여 식각한 결과보다 콘택개구의 종횡비가 더 높음에도 불구하고 본 발명의 C5F8가스를 사용하여 식각한 결과, 질화막이 더 많이 잔류함을 알 수 있다. 예컨대, 질화막이 약 2000Å일 경우, 라인 L1이 나타내는 잔류 질화막은 약 300Å인데 비하여, 라인 L2가 나타내는 잔류 질화막은 500Å으로 훨씬 더 두꺼움을 알 수 있다.
또한, 상기 그래프를 통해서 알 수 있는 것은, 패드 콘택의 전기적 특성은 잔류하는 질화막의 두께가 약 400Å 이상인 경우에 양호한 특성을 나타낸다고 알려져 있는데, 이러한 최적의 잔류 질화막 두께를 얻기 위해서 먼저, C4F8가스를 사용할 경우에는 최초 질화막을 약 2300Å으로 형성하여야 하나, C5F8가스를 사용할 경우에는 약 1700Å으로 형성하여도 충분히 최적 두께의 질화막을 얻을 수 있다는 것을 알 수 있다.
도 6은 C5F8의 유량에 따라 변화되는 산화막의 식각율과 산화막에 대한 질화막의 식각선택비를 나타내는 그래프이다.
그래프를 참조하면, X축은 C5F8의 유량범위를 나타내고, 좌측 Y축은 산화막의 식각율 범위, 그리고 우측 Y축은 산화막에 대한 질화막의 식각선택비 범위를 나타내며, 라인 L3 및 라인 L4는 각각 산화막에 대한 질화막의 선택비 및 산화막의 식각율을 나타낸다.
도시된 바와 같이, C5F8의 유량이 증가할수록 산화막에 대한 질화막의 식각선택비(L3)는 증가하는 반면, 산화막의 식각율(L4)은 낮아짐을 알 수 있다. 즉, C5F8의 유량이 약 5sccm 이하일 경우에는 산화막에 대한 질화막의 식각선택비가 10:1 이하로 낮게 나타나며, C5F8의 유량이 약 15sccm 이상일 경우에는 산화막의 식각율이 매우 낮아 식각이 진행되지 않음을 알 수 있다. 그러므로, 콘택개구 형성시 적정 C5F8의 유량은 약 5∼15sccm임을 알 수 있다.
도 7은 C5F8를 적용하여 셀프-얼라인 콘택형성을 위한 식각공정시, 콘택개구의 사이즈와 깊이에 따른 로딩효과를 나타내는 그래프이다. 그래프를 참조하면, X축은 식각 진행 시간을 나타내며, Y축은 콘택개구의 깊이를 나타내다. 라인 L5, L6, L7 및 L8은 각각 240nm, 292nm, 328nm 및 364nm의 사이즈를 가지는 콘택개구의 로딩효과를 나타낸다.
상기 그래프에 따르면, 동일한 시간조건하에서 콘택개구의 사이즈는 감소하고 깊이는 증가할수록 로딩효과가 점차 커짐을 알 수 있다. 그러나, 셀프-얼라인콘택 적용영역인 7000Å 이하의 영역에서는 콘택개구의 사이즈가 약 0.25㎛ 내지 0.35㎛일 경우 로딩효과는 약 15% 이하로서 양호함을 알 수 있다.
도 8은 C5F8를 적용하여 셀프-얼라인 콘택형성을 위한 식각공정시, 콘택개구의 사이즈와 게이트의 측벽에 형성되는 질화막 스페이서의 사이즈에 따른 로딩효과를 나타낸다. X축은 식각 진행 시간을 나타내며, Y축은 콘택개구의 깊이를 나타내다. 라인 L9는 콘택개구의 사이즈와 질화막 스페이서의 사이즈가 0.25×0.30㎛인 경우의 로딩효과를 나타내며, L10은 콘택개구의 사이즈와 질화막 스페이서의 사이즈가 0.30×0.25㎛경우의 로딩효과를 나타낸다.
도시되어 있는 바와 같이, 콘택개구의 사이즈는 보다 작고 질화막 스페이서의 사이즈는 보다 클 경우 로딩효과가 적음을 알 수 았다. 또한, 콘택개구의 사이즈는 보다 작고 질화막 스페이서의 사이즈는 보다 클 경우 식각속도는 보다 빠름을 알 수 았다.
도 9는 콘택개구의 종횡비 변화에 따른 폴리머 증착 두께를 나타내는 그래프로서, 라인 L11은 종래의 C4F8가스를 사용하였을 경우의 폴리머 증착두께를 나타내며, 라인 L12는 본 발명의 C5F8가스를 사용하였을 경우의 폴리머 증착두께를 나타낸다.
도시된 바와 같이, 콘택개구의 종횡비가 커질수록 증착되는 폴리머의 양은 점차 감소되는 경향을 보이고 있다. 그런데, 동일한 조건하에서 종래의 C4F8가스를 사용하였을 경우에 비해 오히려 본 발명의 C5F8가스를 사용하였을 경우에 폴리머의 증착두께가 보다 적음을 알 수 있다. 이처럼 종래의 C4F8가스를 사용하였을 경우에 비해 증착되는 폴리머의 양이 적음에도 불구하고 본 발명의 C5F8가스를 경우에 질화막의 식각선택비가 높은 이유에 대해서는 하기의 XPS 분석 결과를 참조하여 설명하고자 한다.
도 10 및 도 11은 종래의 C4F8과 본 발명의 C5F8의 XPS 분석 결과를 나타내는 그래프이다.
도 10 및 도 11을 참조하면, CF3, CF2, CF는 비슷한 분포를 보이고 있으나, C-CFx(x는 자연수)는 C4F8에 월등히 많은 양이 포함되어 있으며, 질화막에 대한 식각선택비를 높여주는 C-C는 C4F8에 월등히 많은 양이 포함되어 있다. 이처럼 본 발명의 C5F8에 질화막에 대한 식각선택비를 높여주는 C-C 이중결합이 종래의 C4F8에 비해 월등히 많은 양이 포함되어 있다. 따라서, 본 발명의 C5F8이 폴리머의 증착량이 보다 적음에도 불구하고 종래의 C4F8에 비해 질화막에 대한 식각선택비가 높게 나타나는 것이다.
도 12는 HDP로 이루어진 층간절연막을 식각하기 위한 식각에천트 중 O2의 유량에 따른 식각율과 콘택개구의 각도의 변화를 나타내는 그래프이다. X축은 O2의 유량을 나타내며, 좌측 Y축 및 우측 Y축은 각각 식각율 및 각도를 나타낸다.
그래프를 참조하면, O2의 유량이 증가함에 따라 식각율을 나타내는 라인 L13은 처음에는 증가하다가 차츰 포화되는 양상을 나타내고 있으며, 콘택개구의 각도를 나타내는 라인 L14는 O2의 유량이 1sccm 증가함에 따라 약 0.6°씩 지속적으로 증가하고 있음을 알 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에서는, 질화막으로 둘러싸인 게이트 전극 사이에 셀프-얼라인 콘택을 형성함에 있어서, 산화막으로 이루어진 층간절연막을 식각하기 위한 식각에천트로서 C5F8가 포함된 가스를 이용한다. 상기 C5F8는 산화막에 대한 질화막의 식각선택비가 매우 우수하므로, 식각시 게이트 전극의 손상을 방지하기 위해 형성하는 질화막의 두께에 크게 구애받지 않으므로 콘택개구의 종횡비를 낮출 수 있는 효과가 있다. 또한, 게이트 전극의 손상을 방지하는 질화막을 보다 얇게 형성할 수 있으므로 보이드의 발생없이 미세한 셀프-얼라인 콘택을 형성할 수 있는 장점이 있다.

Claims (8)

  1. 반도체 장치의 제조 방법에 있어서:
    반도체 기판상에 게이트 전극이 절연막 스페이서에 의해 둘러싸인 트랜지스터를 형성한 뒤, 그 결과물의 상부에 층간절연막을 증착하는 단계와;
    상기 층간절연막 상부에 콘택이 형성되어질 영역을 정의하도록 마스크 패턴을 형성하는 단계와;
    상기 층간절연막에 대한 절연막 스페이서의 식각 선택비가 고선택비를 가지도록 C5F8를 포함하는 식각에천트를 이용하여 상기 마스크 패턴에 따라 상기 층간절연막을 식각함으로써, 상기 반도체 기판의 확산영역을 노출시키는 셀프-얼라인 콘택개구를 형성하는 단계와;
    상기 콘택개구 내부에 도전물을 채워넣어 콘택을 형성하는 단계를 구비함을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서, 상기 절연막 스페이서는 질화막(SiN)으로 형성함을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2항에 있어서, 상기 층간절연막은 HDP(High Density Plasma)막임을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3항에 있어서, 상기 층간절연막은 약 400℃∼450℃의 온도하에서 형성함을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서, 상기 C5F8를 포함하는 식각에천트는 상기 층간절연막에 대한 절연막 스페이서의 식각선택비가 약 10:1 이상의 고선택비를 가짐을 특징으로 하는 반도체 장치의 제조 방법.
  6. 삭제
  7. 제1항 내지 제5항중 어느 하나의 항에 있어서, 상기 식각에천트는 C5F8/Ar/CO 또는 C5F8/Ar/CO/O2중의 어느 하나임을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서, 상기 C5F8의 유량은 약 5∼15 sccm, Ar의 유량은 약 200∼500 sccm, CO의 유량은 약 200∼400 sccm, O2의 유량은 약 1∼5 sccm임을 특징으로 하는 반도체 장치의 제조 방법.
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