KR100602738B1 - 메모리소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 누설전류를 감소시켜 메모리소자의 데이터 유지시간을 증가시킬 수 있는 메모리소자의 및 그의 제조 방법에 관한 것으로, 본 발명의 제조방법은 반도체기판의 소정 영역을 소정 깊이 식각하여 채널의 일부가 되는 단차부를 형성하는 단계; 적어도 일부분이 상기 단차부 내부의 상기 반도체기판 상부에 형성되는 게이트패턴을 형성하는 단계; 및 상기 단차부 내부의 상기 반도체기판 표면 하부에 제1접합영역이 형성되고 상기 단차부 외부의 상기 반도체기판 표면 하부에 제2접합영역이 형성되도록 상기 게이트패턴을 마스크로 이온주입을 실시하는 단계; 상기 게이트패턴 측벽에 절연막스페이서를 형성하는 단계; 상기 절연막스페이서 형성된 기판 전체구조 상에 콘택플러그용 도전막을 형성하고 상기 마스크절연막이 드러나도록 상기 도전막을 화학적기계적연마하여 상기 제1접합영역 상에는 제1콘택플러그를 형성하고 제2접합영역 상에는 제2콘택플러그를 형성하는 단계; 상기 제1콘택플러그를 통해 상기 제1접합영역에 연결되는 비트라인을 형성하는 단계; 및 상기 제2콘택플러그를 통해 상기 제2접합영역에 연결되는 스토리지노드를 형성하는 단계를 포함한다.
누설전류, 데이터 유지시간, 접합누설전류, 단차부, CMP, 단차부

Description

메모리소자 및 그의 제조 방법{MEMORY DEVICE AND FABRICATING METHOD FOR THE SAME}
도 1은 종래기술에 따라 제조된 메모리소자의 구조를 나타낸 단면도,
도 2a 내지 도 2g는 본 발명의 제 1 실시예에 따른 메모리소자의 제조방법을 도시한 공정단면도,
도 3은 본 발명의 제 1 실시예에 따라 제조된 메모리 소자의 구조를 나타내는 단면도,
도 4는 본 발명의 제 2 실시예에 따라 제조된 메모리 소자의 구조를 나타내는 단면도,
도 5는 본 발명의 제 3 실시예에 따라 제조된 메모리 소자의 구조를 나타내는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
210 : 반도체 기판 220 :소자분리막
230 : 게이트절연막 240 : 게이트 폴리실리콘
250 : 게이트 전극물질 260 : 마스크 절연막
270a, 270b : 제 1, 제 2 접합영역 271 :절연막스페이서
290a, 290b : 제 1, 제 2 콘택 플러그
본 발명은 메모리소자 및 그의 제조 방법에 관한 것으로, 특히 데이터의 유지시간(data retention time)을 향상시키는 메모리소자 및 그의 제조 방법에 관한 것이다.
기술발전에 따른 반도체 소자의 직접도가 증가함에 따라 각 패턴들의 크기도 점점 작아지는 추세이다. 특히, DRAM과 같은 메모리소자는 고직접화로 인한 셀 트랜지스터의 비례축소에 의해 게이트 전극의 길이 축소가 급격하게 이루어 지고 있으며 이러한 게이트 전극의 축소에 따라 셀트랜지스터의 바디(Body)에 미치는 전계나 전위에 대해서 소스/드레인 영역의 영향이 현저해 진다.
도 1은 종래의기술에 따른 메모리 소자의 구조를 나타낸 단면도이다.
도 1을 참조하면, 반도체기판(110)에 소자간 격리를 위한 소자분리막(120)을 형성하고, 게이트절연막(130),게이트 전도막(140,150), 및 마스크 절연막(160)을 차례로 증착한 후, 게이트 마스크 및 식각 공정으로 적층된 박막들을 패터닝하여 게이트패턴(155)을 형성한다.
이어, 불순물을 이온주입하여 비트라인 콘택접합영역(170a) 및 스토리지노드 콘택접합영역(170b)을 형성한후 게이트패턴(155)의 측면에 절연막 스페이서(171)를 형성하고, 상기 비트라인 콘택접합영역(170a) 및 스토리지노드 콘택접합영역( 170b)과 연결되는 비트라인 콘택플러그(190a) 및 스토리지노드 콘택플러그(190b)를 형성한다. 이후, 비트라인 콘택플러그(190a)에는 비트라인이 연결되고, 스토리지노드 콘택플러그(190b)에는 스토리지노드가 연결된다.
그러나, 상기와 같이 종래의 메모리소자는, 게이트 전극의 길이가 짧아짐에 따라 채널영역이 게이트 전압 뿐만 아니라 소스/드레인 영역의 공핍층전하, 전계, 전위 분포의 영향을 크게 받게 되는 숏-채널효과(short channel effect)가 발생하여, 문턱전압(threshold voltage)이 급격히 낮아져서 메모리 소자의 문턱 전압의 조절이 어렵게 되는 문제점이 있다.
또한, 소자의 집적도가 증대됨에 따라 비트라인 콘택접합영역 및 스토리지노드 콘택접합영역(170a, 170b)에 고농도의 이온 주입이 필요한데 , 이러한 과다한 이온주입에 의해 셀 영역의 스토리지 노드 콘택 접합영역(170b)의 에지부분(A)의 전계가 매우 높아지게되고, 스토리지 노드 콘택 접합영역의 접합부에서 접합누설전류가 증가되어 데이터 유지시간(data retention time)이 감소하는 문제점이 있었다. 즉, DRAM소자에서의 리프레쉬 특성이 저하 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 스토리지 노드 콘택 접합영역에서 발생하는 누설전류(junction leakage)를 감소시킴으로써 메모리소자의 데이터유지시간(data retention time)을 증가시킬 수 있는 메모리 소자 및 그 제조 방법을 제공하는데 목적이 있다.
상기의 목적을 달성하기 위해, 본 발명은,
반도체기판의 소정 영역에 형성되며 채널의 일부가 되는 단차부, 상기 단차부 내부의 상기 반도체기판 표면 하부에 형성된 비트라인 콘택 접합영역, 상기 단차부 외부의 상기 반도체기판 표면 하부에 형성된 스토리지노드 콘택 접합영역, 상기 스토리지노드 콘택 접합영역과 상기 비트라인 콘택 접합영역 사이의 상기 반도체기판 상부에 형성되며, 적어도 일부분이 상기 단차부 내부의 상기 반도체기판 상부에 형성되는 게이트패턴을 포함하고, 상기 게이트 패턴은 상기 반도체 기판상에 차례로 적층된 게이트절연막, 평탄화된 폴리실리콘막, 금속막 및 마스크절연막으로 구성되는 메모리소자를 제공하는 것을 특징으로 한다.
또한, 상기의 목적을 달성하기 위해, 본 발명은,
반도체기판의 소정 영역을 소정 깊이로 식각하여 채널의 일부가 되는 단차부를 형성하는 단계, 적어도 일부분이 상기 단차부 내부의 상기 반도체기판 상부에 형성되는 게이트패턴을 형성하는 단계, 및 상기 단차부 내부의 상기 반도체기판 표면 하부에 비트라인 콘택 접합영역이 형성되고 상기 단차부 외부의 상기 반도체기판 표면 하부에 스토리지노드 콘택 접합영역이 형성되도록 상기 게이트패턴을 마스크로 이온주입을 실시하는 단계를 포함하고, 상기 게이트패턴의 형성 단계는, 상기 반도체기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막상에 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막의 상부를 평탄하게 연마하는 단계, 상기 평탄한 폴리실리콘막의 상부에 금속막을 형성하는 단계, 상기 금속막의 상부에 마스크절연막을 형성하는 단계, 및 상기 적층된 막들을 게이트 마스크 및 식각 공정으로 패터닝하는 단계를 포함하는 메모리소자의 제조 방법을 제공하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기로 한다.
도 3은 본 발명의 제 1 실시예에 따라 제조된 메모리 소자의 구조를 나타내는 단면도이다.
도 3을 참조하면, 소자 분리막(220)이 형성된 반도체기판(210)의 소정영역에 단차부(200)가 형성되어 있고, 단차부(200) 내부의 반도체기판(210) 표면 하부에 제 1 접합영역(270a)이 형성되고, 상기 단차부 외부의 반도체기판(210) 표면 하부에 제2접합영역(270a)이 형성되어 있다.
제 1 접합영역(270a)과 제 2 접합영역(270b) 사이의 반도체기판(210) 상부에 게이트 패턴(255)이 형성되며, 게이트 패턴(255)의 적어도 일부분이 단차부(200) 내부에 형성된다. 게이트 패턴(255)의 일측방에는 게이트 패턴(255)측벽에 절연막 스페이서(271)를 개재하여 제 1 접합영역(270a) 상에 제 1 콘택플러그(290a)가 형성되고, 게이트패턴(255)의 타측방에는 측벽과의 사이에 절연막스페이서(271)를 개재하여 제 2 접합영역(270b) 상에 제 2 콘택플러그(290b)가 형성되어 있다.
비트라인은 제 1 콘택플러그(290a)를 통해 상기 제 1 접합영역(270a)에 연결되고, 스토리지 노드는 상기 제 2 콘택플러그(290b)를 통해 상기 제2접합영역(270b)에 연결되게 된다.
상술한 바와 같이, 본 발명에 따른 메모리 소자는 셀 트랜지스터의 비트라인콘택접합 영역이 단차부 내부에 형성되고, 스토리지 노드 콘택접합영역이 단차부 외부에 형성된다. 그리고, 이들 사이에 채널이 구성된다. 따라서, 적어도 단차부의 측벽이 채널을 구성하게 되므로 셀 트랜지스터의 채널길이는 길어지게 되고, 스토리지노드 접합영역과 채널영역의 거리는 종래의 구조에서 보다 멀어지게 된다.
결국, 스토리지노드 콘택접합의 누설전류를 감소시켜 메모리 소자의 데이터 유지시간을 증가시킬수 있다.
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 메모리 소자의 제조 방법을 도시한 공정 단면도이다.
도 2a 에 도시된 바와 같이, 실리콘등으로 이루어진 반도체 기판(210)에 소자분리막(220)을 형성한다. 이어서, 반도체 기판(210)의 소정영역을 선택적으로 식각하여 단차부를 형성한다. 여기서, 단차부의 깊이(d)는 소자의 디자인 룰에 따라 결정되겠지만, 바람직하게 20∼150nm 범위이다.
이후에, 도 2c에 도시된 바와 같이, 실리콘산화막등의 게이트절연막(230)을 형성하고, 반도체기판(210) 상에 게이트 폴리실리콘(240)을 증착한다. 이때, 증착되는 게이트 폴리실리콘(240)는 10,000Å 또는 그 보다 작은 두께를 갖는 것이 바람직하다.
도 2c의 도면으로부터 알 수 있듯이, 게이트 폴리실리콘(240)의 상부에는 그 하부의 반도체기판(210)에 형성된 단차가 그대로 유지되게 된다. 이러한 폴리실리콘(240)상의 단차는 후속되는 게이트 금속(250)의 증착시 폴리실리콘(240)의 단차에 대응하여 게이트 금속(250)의 상부에도 단차를 유발시키게 된다. 그러나, 게이트 금속(250)에 형성되는 단차부에는, 금속 고유의 특성으로 인하여 보이드(void)가 발생되고, 이러한 보이드에는 후속되는 식각 공정에서 발생되는 폴리머등이 침투하게 되어, 후속되는 식각공정을 방해하는 단점이 있다.
따라서, 본 발명에 따른 제1 실시예에서는, 이러한 문제를 해결하기 위해, 도 2d에 도시된 바와 같이, 게이트 금속(250)을 게이트 폴리실리콘(240)상에 증착하기전, 화학기계적 연마(CMP)하여 게이트 폴리실리콘(240)상에 형성된 단차를 미리 제거하여 게이트 폴리실리콘(240)의 상부를 평탄하게 한다. 이러한 CMP공정에서 이용되는 연마 패드는 폴리머계 고분자 물질이고, 연마 입자의 평균 입도는 10nm 내지 1000nm인 것이 바람직하다. 또한, 연마 패드의 표면은 기공의 직경이 100㎛이하인 해면체 구조를 가지며, 슬러리내 연마 입자의 농도는 0.5wt% 내지 5wt% 인 것이 바람직하다.
이어서, 도 2d에 도시된 바와 같이, 평탄화된 게이트 폴리실리콘(240)의 상부에 게이트 금속(250)(금속 또는 금속실리사이드)를 형성한다. 이때, 게이트 금속(250)은 텅스텐 또는 텅스텐 화합물인 것이 바람직하다. 이어서, 상기 게이트 금속(250)상에 마스크 절연막(260)를 증착한다. 통상적으로 마스크 절연막(260)은 실리콘 질화막이 적용된다.
다음으로, 도 2f에 도시된 바와 같이, 게이트 마스크 및 식각공정을 통해 적층된 박막들을 패터닝하여 게이트패턴(255)을 형성한다. 이후, 식각공정에 따른 기 판 손상과 게이트 절연막의 특성향상 등을 목적으로 게이트 재산화 공정이 수행될 수 있다. 이어서, 상기 단차부(200) 하부의 상기 반도체기판(210) 표면 하부에 제 1 접합영역(270a)이 형성되고, 상기 단차부(200) 외부의 상기 반도체기판(210) 표면 하부에 제 1 접합영역(270a)이 형성되도록 상기 게이트패턴(255)을 마스크로 소스/드레인 이온주입을 실시한다.
이후에, 도 2g에 도시된 바와 같이, 상기 게이트패턴(255)측벽에 질화물 또는 산화물을 이용한 절연막스페이서(271)를 형성하고, 상기 절연막 스페이서(271)가 형성된 기판 전면에 콘택플러그용 도전막을 증착하고 상기 마스크절연막(260)이 드러나도록 상기 도전막을 화학적기계적연마하여 상기 제 1 접합영역(270a)상에 제 1 콘택플러그(290a)를 형성하고 제 2 접합영역(270b) 상에는 제 2 콘택플러그(290b)를 형성한다.
이어, 상기 제 1 콘택플러그(290a)를 통해 상기 제 1 접합영역(270a)에 연결되는 비트라인(도면에 도시되지 않음)을 형성하고 제 2 콘택플러그(290b)를 통해 상기 제 1 접합영역(270a)에 연결되는 스토리지 노드라인(도면에 도시되지 않음)를 형성한다.
본 발명의 제 1 실시예에서는 상기 공정에서 살펴본 바와 비트라인이 콘택되는 제 1 접합영역(270a)은 단차부의 내부의 반도체기판(210) 표면 하부에 형성되어 단차부의 측벽 부분이 셀 트랜지스터의 채널의 일부를 구성하게 된다.
한편, 상기의 제 1 실시예에서 제 1 접합영역(270a)과 제 2 접합영역(270b)에는 콘택플러그(290a, 290b)없이 비트라인 및 스토리지노드 라인이 직접 연결될 수도 있다.
도 4는 본 발명의 제 2 실시예에 따른 메모리 소자의 구조를 나타내는 단면도이다.
제 1실시예(도 3참조)와 동일하나, 다만, 제 2 실시예에서는 단차부의 측벽(B)이 반도체기판(310) 표면과 수직의 프로파일을 갖고 있으며, 단차부 측벽(B)부분의 반도체기판 표면 하부가 전체 채널영역의 중앙 부분을 구성하도록 게이트패턴(355), 제 1 접합영역(370a) 및 제 2 접합영역(370b)이 위치되어 있다.
도 5는 본 발명의 제 3 실시예에 따른 메모리 소자의 구조를 나타내는 단면도로서, 단차부의 측벽(C)이 상기 단차부의 저부로 갈수록 폭이 좁아지는 포지티브경사 프로파일을 가지는 경우를 도시한 것이다. 본 발명의 제 3 실시예와 제 4 실시예의 경우 게이트패턴 공정에서 미스얼라인(misalign)에 대한 마진이 개선된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의해야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진자라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의하면 비트라인 콘택영역의 반도체기판에 단차부를 형성하여 단차부 측벽이 채널의 일부가 되게 함으로써, 메모리 셀 트랜지스터의 채널 길이를 증가시키고, 스토리지 노드 콘택의 접합부에 발생하는 누설전류(junction leakage)를 감소시켜 메모리소자의 데이터유지시간(data retention time)을 증가시킬 수 있다.

Claims (16)

  1. 반도체기판의 소정영역에 형성되며 채널의 일부가 되는 단차부;
    상기 단차부 내부의 상기 반도체기판 표면 하부에 형성된 비트라인 콘택 접합영역;
    상기 단차부 외부의 상기 반도체기판 표면 하부에 형성된 스토리지노드 콘택 접합영역;
    상기 스토리지노드 콘택 접합영역과 상기 비트라인 콘택 접합영역 사이의 상기 반도체기판 상부에 형성되며, 적어도 일부분이 상기 단차부 내부의 상기 반도체기판 상부에 형성되는 게이트패턴을 포함하고,
    상기 게이트 패턴은 상기 반도체 기판상에 차례로 적층된 게이트절연막, 평탄화된 폴리실리콘막, 금속막 및 마스크절연막으로 구성되는
    메모리소자.
  2. 제1항에 있어서,
    상기 비트라인 콘택 접합영역은 상기 단차부의 바닥면의 상기 반도체기판 표면 하부에 형성되어 상기 단차부 측벽의 상기 반도체기판 영역이 채널의 일부를 구성하는 것을 특징으로 하는 메모리소자.
  3. 제1항에 있어서,
    상기 단차부 측벽은 상기 단차부의 저부로 갈수록 폭이 좁아지는 포지티브 경사 프로파일을 갖는 것을 특징으로 하는 메모리소자.
  4. 제1항에 있어서,
    상기 단차부 측벽은 실질적으로 상기 반도체기판 표면과 수직의 프로파일을 갖는 것을 특징으로 하는 메모리소자.
  5. 제1항에 있어서,
    상기 게이트패턴, 상기 비트라인 콘택 접합영역 및 상기 스토리지노드 콘택 접합영역은 상기 단차부 측벽의 상기 반도체기판 표면 하부가 전체 채널영역의 중앙 부분을 구성하도록 형성된 것을 특징으로 하는 메모리소자.
  6. 제1항에 있어서,
    상기 반도체기판은 실리콘기판이고, 상기 게이트절연막은 실리콘산화막이며, 상기 마스크절연막은 실리콘질화막인 것을 특징으로 하는 메모리소자.
  7. 반도체기판의 소정영역에 형성되며 채널의 일부가 되는 단차부;
    상기 단차부 내부의 상기 반도체기판 표면 하부에 형성된 제1접합영역;
    상기 단차부 외부의 상기 반도체기판 표면 하부에 형성된 제2접합영역;
    상기 제1접합영역과 상기 제2접합영역 사이의 상기 반도체기판 상부에 형성되며, 적어도 일부분이 상기 단차부 내부의 상기 반도체기판 상부에 형성되는 게이트패턴;
    상기 게이트패턴의 일측방의 측벽과의 사이에 절연막스페이서를 개재하여 상기 제1접합영역 상에 형성되는 제1콘택플러그;
    상기 게이트패턴의 타측방의 측벽과의 사이에 절연막스페이서를 개재하여 상기 제2접합영역 상에 형성되는 제2콘택플러그;
    상기 제1콘택플러그를 통해 상기 제1접합영역에 연결되는 비트라인; 및
    상기 제2콘택플러그를 통해 상기 제2접합영역에 연결되는 스토리지노드를 포함하고,
    상기 게이트패턴은 상기 반도체기판상에 차례로 적층된 게이트절연막, 평탄화된 폴리실리콘막, 금속막 및 마스크절연막으로 구성되는
    메모리소자.
  8. 제7항에 있어서,
    상기 제1접합영역은 상기 단차부 바닥면의 상기 반도체기판 표면 하부에 형성되어 상기 단차부 측벽의 상기 반도체기판 영역이 채널의 일부를 구성하는 것을 특징으로 하는 메모리소자.
  9. 제7항에 있어서,
    상기 단차부 측벽은 상기 단차부의 저부로 갈수록 폭이 좁아지는 포지티브 경사 프로파일을 갖는 것을 특징으로 하는 메모리소자.
  10. 제7항에 있어서,
    상기 단차부 측벽은 실질적으로 상기 반도체기판 표면과 수직의 프로파일을 갖는 것을 특징으로 하는 메모리소자.
  11. 제7항에 있어서,
    상기 게이트패턴, 상기 제1접합영역 및 상기 제2접합영역은 상기 단차부 측벽의 상기 반도체기판 표면 하부가 전체 채널영역의 중앙 부분을 구성하도록 형성된 것을 특징으로 하는 메모리소자.
  12. 제7항에 있어서,
    상기 반도체기판은 실리콘기판이고, 상기 게이트절연막은 실리콘산화막이며, 상기 마스크절연막은 실리콘질화막인 것을 특징으로 하는 메모리소자.
  13. 반도체기판의 소정 영역을 소정 깊이로 식각하여 채널의 일부가 되는 단차부를 형성하는 단계;
    적어도 일부분이 상기 단차부 내부의 상기 반도체기판 상부에 형성되는 게이트패턴을 형성하는 단계; 및
    상기 단차부 내부의 상기 반도체기판 표면 하부에 비트라인 콘택 접합영역이 형성되고 상기 단차부 외부의 상기 반도체기판 표면 하부에 스토리지노드 콘택 접합영역이 형성되도록 상기 게이트패턴을 마스크로 이온주입을 실시하는 단계를 포함하고,
    상기 게이트패턴의 형성 단계는,
    상기 반도체기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막상에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막의 상부를 평탄하게 연마하는 단계;
    상기 평탄한 폴리실리콘막의 상부에 금속막을 형성하는 단계;
    상기 금속막의 상부에 마스크절연막을 형성하는 단계; 및
    상기 적층된 막들을 게이트 마스크 및 식각 공정으로 패터닝하는 단계를 포함하는 메모리소자의 제조 방법.
  14. 제13항에 있어서,
    상기 패터닝하는 단계와 상기 이온주입을 실시하는 단계 사이에, 게이트 재산화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 메모리소자의 제조방법.
  15. 반도체기판의 소정 영역을 소정 깊이로 식각하여 채널의 일부가 되는 단차부를 형성하는 단계;
    적어도 일부분이 상기 단차부 내부의 상기 반도체기판 상부에 형성되는 게이트패턴을 형성하는 단계; 및
    상기 단차부 내부의 상기 반도체기판 표면 하부에 제1접합영역이 형성되고 상기 단차부 외부의 상기 반도체기판 표면 하부에 제2접합영역이 형성되도록 상기 게이트패턴을 마스크로 이온주입을 실시하는 단계;
    상기 게이트패턴 측벽에 절연막스페이서를 형성하는 단계;
    상기 절연막스페이서 형성된 기판 전체구조 상에 콘택플러그용 도전막을 형성하고 상기 마스크절연막이 드러나도록 상기 도전막을 화학적기계적연마하여 상기 제1접합영역 상에는 제1콘택플러그를 형성하고 제2접합영역 상에는 제2콘택플러그를 형성하는 단계;
    상기 제1콘택플러그를 통해 상기 제1접합영역에 연결되는 비트라인을 형성하는 단계; 및
    상기 제2콘택플러그를 통해 상기 제2접합영역에 연결되는 스토리지노드를 형성하는 단계를 포함하고,
    상기 게이트패턴의 형성 단계는,
    상기 반도체기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막상에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막의 상부를 평탄하게 연마하는 단계;
    상기 평탄한 폴리실리콘막의 상부에 금속층을 형성하는 단계;
    상기 금속층상에 마스크 절연막을 형성하는 단계; 및
    상기 적층된 막들을 게이트 마스크 및 식각 공정으로 패터닝하는 단계를 포함하는 메모리소자의 제조 방법.
  16. 제15항에 있어서,
    상기 패터닝하는 단계와 상기 이온주입을 실시하는 단계 사이에, 게이트 재산화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 메모리소자 제조방법.
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