KR101060718B1 - 반도체 소자 형성 방법 - Google Patents
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Abstract
본 발명은 비트 라인 콘택 노드 및 저장 전극 콘택 노드에 해당하는 반도체 기판의 접촉 면적을 증가시켜 계면 저항 성분을 감소시키고, 접합 영역의 깊이(junction depth)를 구조적(physical)으로 증가시켜 접합 영역과 채널 사이의 계면 저항 성분을 감소시킬 수 있는 기술을 개시한다.
셀 트랜지스터, 셀 저항 성분, 랜딩 플러그 콘택, 비트 라인 콘택, 저장 전극 콘택
Description
본 발명은 반도체 소자 형성 방법에 관한 것으로, 더욱 상세하게는 셀 트랜지스터의 저항 성분을 감소시킬 수 있는 반도체 소자 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가하여 반도체 소자를 구성하는 전자 소자들이 점유하는 평면적 넓이가 축소(shrink)하고 있다.
또한, 트랜지스터 사이즈가 감소하여 채널 길이가 감소하면서 트랜지스터의 문턱 전압(threshold voltage)이 급격히 감소하여 셀 트랜지스터의 저항 성분이 셀 트랜지스터의 동작에 큰 영향을 미치게 되었다.
따라서, 셀 트랜지스터의 저항 성분을 줄이기 위해 물질(material)을 바꾸거나 구조(physical)를 바꾸는 방법을 사용하였다.
하지만, 기존 공정(process) 상으로는 구조를 바꾸는 방법으로 층(layer) 두께, 층간의 접촉 면적, 층의 물질을 개선하는 방법으로 게이트 형성 공정 이후 공정에 국한되어 있기 때문에, 그 효과는 미비하였다.
또한, 저항 성분을 줄이기 위한 상기한 변경들에 의해 셀 접합 영역(cell junction)에서의 전계(electric field)는 더욱 증가하여 누설전류(leakage current)가 증가하는 문제점이 있다.
본 발명은 비트 라인 콘택 노드 및 저장 전극 콘택 노드에 해당하는 반도체 기판의 접촉 면적을 증가시켜 계면 저항 성분을 감소시키고, 접합 영역의 깊이(junction depth)를 구조적(physical)으로 증가시켜 접합 영역과 채널 사이의 계면 저항 성분을 감소시킬 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자 형성 방법은
반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
상기 활성영역의 비트 라인 콘택 예정 영역 및 저장 전극 콘택 예정 영역에 트랜치를 형성하는 단계;
상기 활성영역의 게이트 예정 영역에 리세스 영역을 형성하는 단계;
상기 리세스 영역 상부에 게이트 패턴을 형성하는 단계; 및
상기 비트 라인 콘택 예정 영역에 비트 라인 콘택 플러그를 형성하고, 상기 저장 전극 콘택 에정 영역에 저장 전극 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 리세스 영역은 상기 트랜치보다 깊게 형성하고,
상기 활성영역에 대해 채널 이온 주입 공정을 수행하는 단계를 더 포함하고,
상기 리세스 영역 하부에 대해 등방성 식각을 수행하여 벌브 리세스 영역을 형성하는 단계를 더 포함하고,
상기 게이트 패턴을 형성하는 단계는
상기 리세스 영역을 매립하기 위해 전면 상부에 폴리 실리콘을 증착하는 단계;
상기 폴리 실리콘 상부에 텅스텐 및 질화막 하드 마스크를 순차적으로 증착하는 단계; 및
게이트 마스크를 이용하여 상기 질화막 하드 마스크, 텅스텐 및 폴리 실리콘을 순차적으로 식각하는 단계를 포함하고,
상기 폴리 실리콘에 대해 평탄화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
상기한 바와 같이, 본 발명은 비트 라인 콘택 노드 및 저장 전극 콘택 노드에 해당하는 반도체 기판의 접촉 면적을 증가시켜 계면 저항 성분을 감소시키고, 접합 영역의 깊이(junction depth)를 구조적(physical)으로 증가시켜 접합 영역과 채널 사이의 계면 저항 성분을 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 채널 이온 주입 공정에 의해 손상된 활성영역 표면을 식각함므로써 반도체 기판 표면의 결함(defect)에 의한 측벽 효과(side effect)를 감소시킬 수 있는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자 형성 방법을 나타낸 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)에 활성영역(12)을 정의하는 소자분리막(14)을 형성한다. 여기서, 소자 분리막(14)은 STI(Shallow Trench Isolation) 방법으로 형성한다.
셀 웰 마스크(16)를 이용하여 활성영역(12)에 대해 채널 이온 주입 공정을 수행한다.
도 1b를 참조하면, 활성영역(12)의 비트 라인 콘택 및 저장 전극 콘택 예정 영역을 오픈시키는 RLN 마스크(18)를 이용하여 활성영역(12)의 비트 라인 콘택 예정 영역 및 저장 전극 콘택 예정 영역을 미리 설정된 깊이만큼 식각하여 트랜치를 형성한다.
도 1c를 참조하면, 리세스 게이트 마스크를 이용하여 활성영역(12)의 게이트 예정 영역을 트랜치보다 깊게 식각하여 리세스 영역(recess area)을 형성하고, 리세스 영역 하부에 대해 추가로 등방 식각하여 벌브 리세스 영역(bulb recess area)을 형성한다.
리세스 영역 및 벌브 리세스 영역을 매립하기 위해 전면 상부에 폴리 실리콘(22)을 증착한다.
도 1d를 참조하면, 폴리 실리콘(22)에 대해 평탄화 공정(CMP)을 수행하고, 폴리 실리콘(22) 상부에 텅스텐(24) 및 질화막 하드 마스크(26)를 순차적으로 증착한다.
도 1e를 참조하면, 게이트 마스크를 이용하여 질화막 하드 마스크(26), 텅스텐(24) 및 폴리 실리콘(22)을 순차적으로 식각하여 게이트 패턴을 형성하고, 게이트 패턴 측벽에 질화막을 이용하여 게이트 스페이서(28)를 형성한다.
랜딩 플러그 콘택 마스크(30)를 이용하여 비트 라인 콘택 플러그(32) 및 저장 전극 콘택 플러그(34)를 형성한다.
상기한 바와 같은 본 발명은 비트 라인 콘택 노드 및 저장 전극 콘택 노드에 해당하는 반도체 기판(10)의 접촉 면적을 증가시켜 계면 저항 성분을 감소시키고, 접합 영역의 깊이(junction depth)를 구조적(physical)으로 증가시켜 접합 영역과 채널 사이의 계면 저항 성분을 감소시킬 수 있다.
또한, 본 발명은 채널 이온 주입 공정에 의해 손상된 활성영역(12) 표면을 식각함므로써 반도체 기판(10) 표면의 결함(defect)에 의한 측벽 효과(side effect)를 감소시킬 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자 형성 방법을 나타낸 도면들이다.
<도면의 주요 부분에 대한 부호 설명>
10: 반도체 기판 12: 활성영역
14: 소자분리막 16: 셀 웰 마스크
18: RLN 마스크 20: 리세스 게이트 마스크
22: 폴리 실리콘층 24: 텅스텐
26: 질화막 하드 마스크 28: 게이트 스페이서
30: LPC 마스크 32: 비트 라인 콘택 플러그
34: 저장 전극 콘택 플러그
Claims (6)
- 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 제 1 단계;상기 활성영역의 비트 라인 콘택 예정 영역 및 저장 전극 콘택 예정 영역을 식각하여 트랜치를 형성하는 제 2 단계;상기 활성영역에서 게이트 예정 영역을 식각하여 리세스 영역을 형성하는 제 3 단계;상기 리세스 영역 상부에 게이트 패턴을 형성하는 제 4 단계; 및상기 비트 라인 콘택 예정 영역에 비트 라인 콘택 플러그를 형성하고, 상기 저장 전극 콘택 예정 영역에 저장 전극 콘택 플러그를 형성하는 제 5 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 리세스 영역은 상기 트랜치보다 깊게 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 활성영역에 대해 채널 이온 주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.상기 리세스 영역 하부에 대해 등방성 식각을 수행하여 벌브 리세스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 게이트 패턴을 형성하는 단계는상기 리세스 영역을 매립하기 위해 전면 상부에 폴리 실리콘을 증착하는 단계;상기 폴리 실리콘 상부에 텅스텐 및 질화막 하드 마스크를 순차적으로 증착하는 단계; 및게이트 마스크를 이용하여 상기 질화막 하드 마스크, 텅스텐 및 폴리 실리콘을 순차적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,상기 폴리 실리콘에 대해 평탄화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
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