KR100787343B1 - 반도체 소자 및 그 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 게이트 패턴의 폴리실리콘층 내에 질화막을 삽입하여 이온 주입 영역의 스토리지 노드로의 측면 확산(Lateral Diffusion)을 방지함으로써 셀 문턱전압 및 리프레쉬 특성을 향상시키는 기술을 개시한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 게이트 패턴의 폴리실리콘층 내에 질화막을 삽입하여 이온 주입 영역의 스토리지 노드로의 측면 확산(Lateral Diffusion)을 방지함으로써 셀 문턱전압 및 리프레쉬 특성을 향상시키는 기술을 개시한다.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.

도 1a를 참조하면, 소자분리영역(20)이 구비된 반도체 기판(10)을 소정 깊이 식각하여 리세스 게이트 영역(30)을 형성한다.

도 1b를 참조하면, 리세스 게이트 영역(30) 내부에 게이트 산화막(35)을 형성하고, 리세스 게이트 영역(30)을 포함하는 반도체 기판(10)에 폴리실리콘층(40)을 형성한다.

다음에, C-할로 이온주입 영역을 정의하는 감광막 패턴(50)을 형성하고, 감광막 패턴(50)을 마스크로 C-할로 이온 주입 공정을 수행하여 이온 주입 영역(60)을 형성한다.

도 1c 및 도 1d를 참조하면, 감광막 패턴(50)을 제거한 후 게이트 금속층(60) 및 게이트 하드마스크층(70)의 적층구조를 형성하고, 그 상부에 게이트 형성용 감광막패턴(80)을 형성한 다음, 이를 마스크로 상기 적층구조 및 폴리실리콘층(50)을 패터닝하여 게이트를 형성한다.

이때, C-할로 이온주입영역의 선폭에 따라 이온주입이 측면으로 확산되어 스토리지 노드 접합의 전기장(E-field)을 증가시키게 된다.

상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, C-할로 이온주입 영역의 선폭이 클 경우 이온 주입 공정시 스토리지 노드 영역으로 측면 확산(Lateral Diffusion) 현상이 발생하여 셀 문턱전압이 상승하거나 리프레쉬 특성이 저하되는 문제점이 있으며, C-할로 이온주입 영역의 선폭이 작을 경우에는 이온 주입 면적이 줄어들어 셀 문턱전압이 저하되는 문제점이 있다.

상기 문제점을 해결하기 위하여, 게이트 패턴의 폴리실리콘층 내에 질화막을 삽입하여 이온 주입 영역의 스토리지 노드로의 측면 확산(Lateral Diffusion)을 방지함으로써 셀 문턱전압 및 리프레쉬 특성을 향상시키는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 소자의 제조 방법은
반도체 기판을 소정깊이 식각하여 리세스 게이트 영역을 형성하는 단계;
상기 리세스 게이트 영역을 포함하는 반도체 기판 전면에 일정 두께의 제1폴리실리콘층을 형성하는 단계;
상기 리세스 게이트 영역을 매립하는 질화막을 형성하는 단계;
전체 표면 상부에 제2폴리실리콘층을 형성하는 단계;
상기 제2폴리실리콘층 상부에 C-할로 영역을 노출시키는 감광막 패턴을 형성하는 단계;
상기 감광막 패턴을 마스크로 C-할로 이온주입 공정을 수행하고 상기 감광막 패턴을 제거하는 단계;
상기 제2폴리실리콘층 상부에 게이트 금속층 및 게이트 하드마스크층의 적층구조를 형성하는 단계; 및
상기 적층구조, 제1 및 제2폴리실리콘층을 패터닝하여 게이트를 형성하는 단계;

를 포함하는 것을 특징으로 하며,

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본 발명에 따른 반도체 소자는

반도체 소자의 활성영역에 구비된 리세스 게이트에 있어서,

상기 리세스 게이트는 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조로 구성되며, 상기 게이트 폴리실리콘층 중앙부의 리세스 게이트 영역에 매립된 배리어막을 구비하되, 상기 배리어막은 질화막으로 형성하는 것을 특징으로 한다.

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이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.

도 2a를 참조하면, 소자분리영역(110)이 구비된 반도체 기판(100)을 소정 깊이 식각하여 리세스 게이트 영역(120)을 형성한다.

도 2b를 참조하면, 리세스 게이트 영역(120) 내벽에 게이트 산화막(미도시)을 형성하고, 리세스 게이트 영역(120)을 포함하는 반도체 기판(100) 전면에 일정두께의 제1폴리실리콘층(130)을 형성한다.

여기서, 제1폴리실리콘층(130)은 200 내지 300Å의 두께로 형성한다.

이때, 제1폴리실리콘층(130)으로 리세스 게이트 영역(120)이 완전히 매립되지 않도록 하는 것이 바람직하다.

도 2c 및 도 2d 를 참조하면, 리세스 게이트 영역(120)을 매립하는 질화막(140)을 전체 표면에 형성하고, CMP 공정을 수행하여 제1폴리실리콘층(130)을 노출시킨다.

여기서, 질화막(140)은 150 내지 250Å의 두께로 형성하는 것이 바람직하며, CMP 공정 후에 질화막(140)은 리세스 게이트 영역(120) 내부에만 남겨 장벽역할을 하도록 하는 것이 바람직하다.

그 다음, 전체표면 상부에 제2폴리실리콘층(150)을 형성하여 제1 및 제2폴리실리콘층(155)을 형성한다.

여기서, 제2폴리실리콘층(150)은 350 내지 450Å의 두께로 형성하는 것이 바람직하다.

도 2e를 참조하면, 제2폴리실리콘층(150) 상부에 C-할로 이온주입영역을 정의하는 감광막 패턴(160)을 형성하고 감광막 패턴(160)을 마스크로 C-할로 이온주입 공정을 수행한 후 감광막 패턴(160)을 제거하여 C-할로 이온주입 영역(170)을 형성한다.

이때, 후속 공정에 의해 오정렬이 되어 이온주입영역중 일부가 오픈되지 않는 경우가 발생할 수 있으므로 감광막 패턴(160)이 최대로 오픈되어 형성되도록 하는 것이 바람직하다.

도 2f 및 도 2g를 참조하면, 감광막 패턴(160)을 제거하고, 제2폴리실리콘층(150) 상부에 게이트 금속층(180) 및 게이트 하드마스크층(190)의 적층구조를 형성하고, 그 상부에 게이트 형성용 감광막패턴(200)을 형성한 다음, 이를 마스크로 상기 적층구조, 제1 및 제2폴리실리콘층(155)를 패터닝하여 게이트를 형성한다.

여기서, 게이트 금속층(180)은 텅스텐 실리사이드로 형성하고, 게이트 하드마스크층(190)은 질화막으로 형성한다.

본 발명에 따른 반도체 소자의 제조 방법은 게이트 패턴의 폴리실리콘층 내에 질화막을 삽입하여 이온 주입 영역의 스토리지 노드로의 측면 확산(Lateral Diffusion)을 방지함으로써 셀 문턱전압 및 리프레쉬 특성을 향상시키는 효과가 있 다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

1. 반도체 기판을 소정깊이 식각하여 리세스 게이트 영역을 형성하는 단계;

   상기 리세스 게이트 영역을 포함하는 반도체 기판 전면에 일정 두께의 제1폴리실리콘층을 형성하는 단계;

   상기 리세스 게이트 영역을 매립하는 질화막을 형성하는 단계;

   전체 표면 상부에 제2폴리실리콘층을 형성하는 단계;

   상기 제2폴리실리콘층 상부에 C-할로 영역을 노출시키는 감광막 패턴을 형성하는 단계;

   상기 감광막 패턴을 마스크로 C-할로 이온주입 공정을 수행하고 상기 감광막 패턴을 제거하는 단계;

   상기 제2폴리실리콘층 상부에 게이트 금속층 및 게이트 하드마스크층의 적층구조를 형성하는 단계; 및

   상기 적층구조, 제1 및 제2폴리실리콘층을 패터닝하여 게이트를 형성하는 단계;

   를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서,

   상기 제1폴리실리콘층은 200 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제 1 항에 있어서,

   상기 리세스 게이트 영역을 매립하는 질화막은 상기 리세스 게이트 영역을 포함하는 전체 표면에 질화막을 형성하는 단계; 및

   상기 질화막을 CMP 공정을 수행하여 제1폴리실리콘층을 노출시키는 단계;

   를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제 3 항에 있어서,

   상기 질화막은 150 내지 250Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
5. 제 1 항에 있어서,

   상기 제2폴리실리콘층은 350 내지 450Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
6. 반도체 소자의 활성영역에 구비된 리세스 게이트에 있어서,

   상기 리세스 게이트는 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조로 구성되며, 상기 게이트 폴리실리콘층 중앙부에 위치한 리세스 게이트 영역에 매립된 배리어막을 구비한 것을 특징으로 하는 반도체 소자.
7. 제 6 항에 있어서,

   상기 배리어막은 질화막으로 형성되는 것을 특징으로 하는 반도체 소자.

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